数电复习题有标准标准标准答案

1、个人收集整理仅供参考学习第一章一、填空题1.二进制数是以 2 为基数地计数体制，十进制数是以 10 为基数地计数体制，十六进制数是以 16 为基数地计数体制 . b5E2RGbCAP2.二进制数只有 0 和 1 两个数码，其计数地基数是 2，加法运算进位关系为 逢 2 进一 .3.十进制数转换为二进制数地方法是：整数部分是 除 2 取余法，小数部分用 乘 2 取整法.4. 十 进 制 数 （ 23.76 ） 转 换 为 二 进 制 数 为 (10111.110) 2 ， 8421BCD 码 (00100011.01110110) 8421BCD，余三码为 (01010110.10101001)

2、 余 3BCD.p1EanqFDPw5.二进制数转换为十进制数地方法为各位加权系数之和 .6.将二进制数（ 1011011）表示为加权系数之和地形式2× 1+2×1+2× 1+2× 1+2× 1.7.格雷码地特点是 相连不同，其余各位 相邻两组代码只有一位代码不同，其余代码都相同 .8.数字电路主要是输出与输入之间地逻辑关系 ，故数字电路又称 逻辑电路 .二、判断题 .1.二进制数是以 2 为基数地计数体制（）2.二进制数地权值是10 地幂 .（×）3.十进制数整数转换为二进制数地方法是采用“除2 取余法”（）4.BCD 码是用 4

3、位二进制数表示 1 位十进制数 .（）5.二进制数转换为十进制数地方法是各位加权系数之和.（）6.模拟电路又称逻辑电路 .（×）7.余 3BCD 码是用 3 位二进制数表示1 位十进制数 .（×）8.二进制数整数最低位地权值为2.（×）三、选择题 .1.1010 地基数是（ B）A10B2C16D 任意数2.下列数中，不是余3 码地是（ D）A 1011B1010C 0110D 00003.二进制数最低位地权值是（B）A 0B 1C 2D 44.十进制数地权值是（ A）A 10地幂B2 地幂C16 地幂D8地幂5.二进制数地权值为（ B）A 10地幂B2 地幂C1

4、6地幂D8地幂6.在二进制计数系统中每个变量地取值为（A）A0和 1 B07C 010 D 0167.十进制计数系统包含（ B）A 六个数字B 十个数字C 十六个数字D 三十二个数字8.（ 1000100101110101）8421BCD 对应地十进制数为（ B）A 8561B 8975C7AD379711 / 8个人收集整理仅供参考学习第二章一、填空题 .1.逻辑变量和逻辑函数只有0,1 两种取值，它们仅代表两种相反地逻辑状态.2.描述逻辑函数值与对应变量取值关系地表格叫真值表 .3.基本逻辑关系有三种，它们是与，或，非.4.常用地复合逻辑运算有 与非 ，或非，与或非，异或，同或 .5.与或

5、逻辑函数地标准表达式是最小项表达式.6. 逻 辑 函 数 Y=AB +(AB)地 反 函 数 是 Y=(A+B)(A+B) ， 对 偶 式 是 Y=(A+B)(A+B) .DXDiTa9E3d7.摩根定律地两种形式是互为对偶式 .8.最简与或式地标准是逻辑式中地与项最少；每个乘积项中地变量最少 .9逻辑函数常用地化简方法有代数法和 卡诺图法 .10、逻辑函数中任意二个最小项之积为0 .二、判断题 .1.逻辑函数地标准与或式又称最小项表达式，它是惟一地.（）2.列逻辑函数真值表时，若变量在表中地位置变化，就可以列出不同地真值表 . （×）3.无论变量如何取值， 几个最小项之和都是零，

6、则这几个最小项须是无关项 （. ）4.卡诺图化简逻辑函数地本质就是合并相邻最小项.（）三、选择题 .1.逻辑函数 Y=AB 地反函数是（ D）A Y =AB BY =A BC Y=(AB) DA,B,C 都是2.逻辑函数 Y1=AB 和 Y2=A B满足（ D）A Y1 与 Y2 互为反函数B Y1 与 Y2 互为对偶式CY1与Y2相等D Y1 和 Y2 既互反也对偶3.n 个变量最小项地个数共有（ C）A 2nB n 乘以 nC 2 地 n 次方D 2 地 n 次方减 14.使逻辑函数 Y=(A+BC )(A+B) 为 1 地变量取值是（ C）A 001B 101C 011D 1115.函数

7、 Y1=AB+BC+AC 与 Y2=AB+BC+AC(D)A 互为对偶式B 互为反函数C 相等D A,B,C 都不对第四章一、填空题1、组合逻辑电路地特点是输出状态只于输入信号有关 ，与电路原有状态 无关，其基本单元电路是 门电路 .二进制编码器、二 - 十进制编码器、2、编码器按功能地不同分为三种：优先编码器 .二进制译码器 、二 - 十进制译码器、3、译码器按功能地不同分为三种：显示译码器 .4、输入 3 位二进制代码地二进制译码器应有8 个输入端，共输出 8 个最小项 .5、8 选 1 数据选择器在所有输入数据都为1 时，其输出标准与或表达式共有8 个最小项 .6、全加器有三个输入端，它

8、们分别为被加数， 加数 和相邻低位进数位；输出端有两个，分别为 本位和、进位数 . RTCrpUDGiT2 / 8个人收集整理仅供参考学习7、数值比较器地功能是 用以比较二组二进制数地大小或相等.8、在组合逻辑电路中，消除竞争冒险现象地主要方法有：加选通脉冲、加封锁脉冲、输出端接滤波电容、修改设计增加冗余项 .二、判断题（正确地题在括号内填“” ，错误地题填“×” ）1、门电路是最简单地组合逻辑电路 .（ ）5PCzVD7HxA2、组合逻辑电路全部由门电路组成 .（ ）jLBHrnAILg3、数据选择器用以将一个输入数据分配到多个指定输出端上地电路.（× ）4、显示译码器

9、CC14547既可用以驱动半导体数码显示器，也可用以驱动液晶显示器 .（× ）xHAQX74J0X5、数值比较器是用于比较两组二进制数大小或相等地电路.（ ）6、加法器是用于对两组二进制数进行比较地电路 .（× ）7、优先编码器只对多个输入编码信号中优先权最高地信号进行编码.（ ）三、选择题（将正确地答案填入括号内）1、二十制编码器地输入信号应有（ D）LDAYtRyKfEA、2个 B 、4个 C 、8个 D 、10个C ）2、输入为n 位二进制代码地译码器输出端个数为（A、n2 个 B 、2n 个 C 、2n 个 D 、n 个A）、（3 8 位串行进位加法器由Zzz6ZB

10、2LtkA、8 个全加器组成 B 、8 个半加器组成C、4 个全加器和 4 个半加器组成D 、 16 个全加器组成（ B ）4、从多个输入数据中选择其中一个输出地电路是A、数据分配器 B 、数据选择器 C、数值比较器 D、编码器（ C ）5、能对二进制数进行比较地是dvzfvkwMI1A、数据分配器 B 、数据选择器 C、数值比较器 D、编码器6输出低电平有效地二十进制译码器输出5A）Y =0 时它地输入代码为（A.0101B、 0011C 、1001 D 、 0111rqyn14ZNXI第五章自我检测题一，填空题1. 触发器具有 _两个 _稳定状态，其输出状态由触发器地 _输入信号 _和_原

11、有 _状态组成 .2. 基本 RS触发器有 _置 0_， _置 1_ ,_ 保持三种可使用地功能 . 对于有与非门组成地基本 RS 触发器，在 RD =1.SD=0 时，触发器 保持原状态 ; 在 RD =1,SD=1 时，触发器 _置 0_; 在 RD=0 时 .S D=1 时，触发器 _；不允许RD=0，SD=0 存在，排除这种情况出现地约束条件是_R + S_=1_. EmxvxOtOco3. 由或非门组成地基本 RS 触发器在 RD=0，SD=1 时，触发器 _置 1_; 在 RD=1.SD=0 时，触发器 _置 0_; 在 RD=0,SD=0时，触发器 保持原状态 ; 不允许 RD=

12、1，3 / 8个人收集整理仅供参考学习D存在，排除这种情况出现地约束条件是 _RDSD_=0 SixE2yXPq5S =1.4. 边沿 JK 触发器具有 _置 0_, _置 1_,_ 保持 _,_ 计数 _功能，其特性方程为 _Q=JQ+ KQ_. 对于具有异步置 0 端 RD和置 1 端 SD地 TTL边沿 JK触发器，在 RD =1，DN+1N高电平_.K 为_高电平_;N+1NS =1，要使Q =(Q ) 时，要求 J 为_如要求 Q =Q时，则要求J为_低电平_.K 为_低电平 _如要求N+1时，要求J为 高电平;Q =1_,K 为 _低电平 _;如要求 QN+1=0 时，要求 J 为

13、 _低电平 _,K 为 _高电平 .6ewMyirQFL5. 维持阻塞 D 触发器具有 _置 0_和 _置 1_功能，其特性方程为 _Q = D _ .如将输入 D 和输出 Q相连后，则 D 触发器处于 _计数 _状态 .kavU42VRUs6. 特性表用以表示触发器地 _次态 _和_输入信号 _与 _现态 _之间地关系 . 二，判断题1. 一个触发器可保存 1 位二进制 .（ ）2. 由与非门组成地基本 RS 触发器可用 RD和 SD 端输入地信号直接进行置 0或置 1.( )3. 上升沿触发器在时钟脉冲 CP=1 期间，输出状态随信号变化 .（× ）4. 同步 RS 触发器在 C

14、P=1 期间，输出状态随输入R.S 端地信号变化 .（）5. 上升沿 JK 触发器原状态为 1，欲使其状态为 0 时，则在时钟脉冲 CP 上升沿到来前置J=， K=1.（）y6v3ALoS896. 同步触发器在时钟脉冲 =期间， .输入信号发生变化时， 对输出地状态不会有影响 .(× )M2ub6vSTnP .边沿触发器在时钟期间，.输入信号发生变化时，输出地状态随之变化 .（×）0YujCfmUCw .维持阻塞触发器在输入=时，输入时钟脉冲上升沿后，触发器只能翻到状态 .（） eUts8ZQVRd三，选择题，有与非门组成地基本触发器在输入，和 同时由变后，触发器地输出状态

15、为（ D）,状态，状态 ,状态不变，状态不定有与非门组成地同步触发器在=时，输入和信号同时由变为时，输出状态为(D)，状态，状态状态不变状态不确定3 维持阻塞触发器在时钟脉冲上升沿到来前=，而在上升沿以后变为，则触发器状态为（B ）sQsAEJkW5TA,0 状态B，1 状态C 状态不变D 状态不确定4 下降触出发地边沿 JK 触发器在时钟脉冲 CP 下降沿到来前 J=1，K=0 ，而在 CP 下降沿到来后变为 J=0，K=1 ，则触发器状态为( B)GMsIasNXkA,状态 ，状态状态不变状态不确定,个边沿触发器组成地二进制计数器最多能计（ B ）A,0 至 7个数B,0 至 15 个数C

16、，0至 9个数 D，0至 16个数6，下降触发器边沿 JK 触发器 CT74LS112 地 RDD=1， S=1，且 J=1，K=1时，如时钟脉冲 CP 输入频率为 110KHZ 地方波，则 Q 端输出脉冲地频率为 （B ） TIrRGchYzgA，110KHZB,55KHZC,50KHZD,220KHZ7 要将下降沿边沿JK 触发器 CT74LS112 输出 Q 置为高电平 1 时，输入为4 / 8个人收集整理仅供参考学习（ D ）A,J=1，K=1 ，RD =1， SD =1，输入 CP 正跃变B,J=1，K=0 ，RD =0，SD =1，输入 CP 负跃变C,J=1，K=1 ，RD =1

17、， SD =1，输入 CP 负跃变D,J=1，K=0 ，RD =1， SD =1，输入 CP 负跃变8 要将维持阻塞 D 触发器 CT74LS74 输入 Q 置为低电平 0 时，输入为 （D）A,D=0， RD =1，SD =1，输入 CP 负跃变B,D=1，RD =1，SD =1，输入 CP 正跃变C,D=0， RD =1，SD =0，输入 CP 正跃变D,D=1， RD =0，SD =1，输第六章单元检测题一，填空题1.对于时序逻辑电路来说，某时刻电路地输出状态不仅取决于该时刻地而且还取决于电路地 _原有状态 _ ，因此，时序逻辑电路具有 _记忆 _ 性 .7EqZcWLZNX 2 时序逻

18、辑电路由 _存储 _电路和 _组合逻辑 _电路两部分组成， _存储 _电路必不可少 .3 描述同步时序逻辑电路地三组方程分别是_输入方程 _， _驱动方程 _ ， _状态方程 _.4 计数器按计数进制分，有 _二进制计数器， _十 _ 进制计数器和 _任意 _ 进制计数器 .5 集成计数器地清零方式分为 _异步置 0_ 和_同步置 0_，置数方式分为 _异步置数 _和_同步置数 _.6 计数器中各触发器地时钟脉冲是同一个，触发器状态更新时同时地，这种计数器称为 _同步计数 _.7 一个 4 位二进制加法计数器地起始计数状态 ,Q3Q2 Q1Q 0=1010，当最低位接受到 4 个计数脉冲时，输

19、出状态 Q3Q2Q1Q0=_1110_.lzq7IGf02E8 求二进制计数器最大计数值：1 位计数器_2-1=1_;2 位计数器 ;_2-1=3_;3 位 计 数 器 _2-1=7_;4 位 计 数 器 _2-1=15_;5 位 计 数 器_2-1=31_.zvpgeqJ1hk9.求二进制计数器地模： 1 位计数器 _2 =2_;2 位计数器 _2 =4_;3 位计数器 2 =8_;4 位计数器 _2 =16_;8 位计数器 _2 =32_.NrpoJac3v110.具有移位功能地寄存器称为 _移位寄存器 _;它又可分为 _左移位寄存器 _._ 右移位寄存器 _和_双位移位寄存器 _.1no

20、wfTG4KI11.4 位移位寄存器可寄存 _4_个数码 ，若将这些数码全部从串行输出端输出时，需输入 _4_个移位脉冲12.按事先规定地脉冲顺序输出地电路称为_顺序脉冲发生器 _.二.判断题1由触发器组成地电路是时序逻辑电路 .（）时序逻辑电路由触发器和组合逻辑电路组成.（ ）3在同步计数器中，各触发器地时钟脉冲CP 都相同 .（ ）4同步时序逻辑电路地分析方法和异步时序逻辑地分析方法完全相同.（×）5十进制计数器由十个触发器组成 .（× ）6异步计数器地计数速度最快 .（× ）5 / 8个人收集整理仅供参考学习7异步计数器中地各个触发器必须具有翻转功能.（ ）

21、8同步计数器和异步计数器串行级联后为异步计数器.（ ）9.4 位二进制计数器也是一个16 分频电路 .（）10.4 位二进制计数器表示地数值范围为015.（ ）11.只有 10进制计数器才能用反馈归零法或反馈置数法构成任意进制计数器 . （ ）12.双向移位寄存器可同时执行左移和右移功能.（× ）三选择题1.时序逻辑电路主要组成电路是（B ）A.与非门和或非门 B.触发器和组合逻辑电路 C.施密特触发器和组合逻辑电路 D.整形电路和多谐振电路 fjnFLDa5Zo 2.构成计数器地主要电路是（ C）A.与非门 B.或非门 C.触发器 D.组合逻辑电路3.一个三进制计数器和一个八进制计

22、数器串接起来后地最大计数值为（C）A.7 B.19 C.23 D.314.十进制计数器地有效状态共有（B ）A.8 个 B.9 个 C.16 个 D.10 个5.利用集成计时器异步置0 功能构成 N 进制计数器时， 写二进制代码地数是（ A ）D.2NA.NB.N-1C.2N6.利用集成计数器地同步置数功能构成N 进制计数器时， 写二进制地代码是（ B ）D.2NA.NB.N-1C.2N7 加/减计数器地功能是（ A ）A. 既能进行加法计数又能进行减法计数B. 加法计数和减法计数同时进行C. 既能进行二进制计数又能进行十进制计数D. 既能进行同步计数又能进行异步计数8 由下降沿 JK 触发器

23、构成异步二进制加法计数器时，最低位触发器CP 端接计数脉冲，其它各触发器地 CP 端接（ A ） tfnNhnE6e5 A. 相邻低位触发器地 Q 端 B. 相邻低位触发器地 Q端 C. 相邻高位触发器地 Q 端 D. 相邻高位触发器地 Q端9.由上升沿 D 触发器组成异步二进制减法计数器时，最低位触发器地CP 端接计数器脉冲，其它各触发器CP 接（ A） HbmVN777sLA.相邻低位触发器地Q 端B.相邻低位触发器地Q端C.相邻高位触发器地Q 端D.相邻高位触发器地Q端10.输入时钟脉冲频率为 100KHZ 时，则十进制计数器最后一级输出脉冲地频率为（ A）A.10KHZB.20KHZC

24、.50KHZD.100KHZ11.可以组成顺序脉冲发生器地电路是（C）6 / 8个人收集整理仅供参考学习A.计数器和加法器B.译码器和编码器C.二进制计数器和二进制译码器D.二进制计数器和数值比较器12.组成移位寄存器地主要电路是（D ）A.与非门B.锁存器C.组合逻辑电路D.边沿触发器版权申明本文部分内容，包括文字、图片、以及设计等在网上搜集整理.版权为个人所有This articleincludessome parts,includingtext,pictures,and design. Copyright is personal ownership.V7l4jRB8Hs用户可将本文地内容或服务用于个人学习、研究或欣赏，以及其他非商业性或非盈利性用途， 但同时应遵守著作权法及其他相关法律地规定，不得侵犯本网站及相关权利人地合法权利. 除此以外，将本文任何内容或服务用于其他用途时，须征得本人及相关权利人地书面许可，并支付报酬 . 83lcPA59W9Users may use the contents or services of this article for personal study, research or appreciation, and other non-comme