电子技术基础数字部分第五版康光华主编第1~6章章节详细习题答案讲课讲稿

1、电子技术基础数字部分第五版康光华主编16 章章节详细 习 题答案学习好资料第一章习题答案1.1.4一周期性信号的波形如图题1.1.4所示，试计算：（1）周期；（2）频率；（3）占空比0 12图题1.1.411 12(m§精品资料解：周期T=10ms频率 f=1/T=100Hz占空比 q=tw/T X100%=1ms/10msX 100%=10%1.2.2将下列十进制数转换为二进制数、八进制数和十六进制数，要求误差不大于 2-4:解:(1) 43(2) 127(3) 254.25(4) 2.7181 .转换为二进制数:（1）将十进制数43转换为二进制数，采用“短除法”,其过程如下:43

2、一21一1052 2 2 21b1b0b1b0b1b低位高位从高位到低位写出二进制数，可得（43） D= （101011） B(2)将十进制数127转换为二进制数，除可用“短除法”外，还可用“拆分比较法”较为简单：因为 27=128,因此(127) d=128-1=27-1= (1000 0000) b-1= (111 1111) B(3)将十进制数254.25转换为二进制数，整数部分(254) d=256-2=28-2= (1 0000 000。b-2= (1111 1110) b小数部分(0.25) d= (0.01) b(254.25) d= (1111 1110.01) b(4)将十进

3、制数2.718转换为二进制数整数部分(2) D= (10) B小数部分(0.718) D= (0.1011) B演算过程如下：0.718 X2=1.4361b -1高位0.436 X2=0.8720b -20.872 X 2=1.744 1b -30.744 X 2=1.488 1b -40.488 X2=0.9760b -5 I0.976 X2=1.9521b «低位-6要求转换误差小于2-4,只要保留小数点后4位即可，这里算到6位是为了方便转换为8进制数。2.转换为八进制数和十六进制数(1) (43) D= (101011) B= (53) o= (2B) H(2) (127)

4、d= (1111111) b= (177) o= (7F) h(3) (254.25) d= (11111110.01) b= (376.2) o= (FE.4) h(4) (2.718) d= (10.101101) b= (2.55) o= (2.B) h1.2.6将下列十六进制数转换为十进制数：(1) (103.2) h； (2) (A45D.0BC) h解： (1) (103.2) h =1X162+3 X160+2X16-1= (259.125103.2) d(2) (A45D.0BC) h =10X163+4X162+5X161+13X160+11 X162+12X16-3 二(4

5、2077.0459) d1.3.3 试用8位二进制补码计算下列各式，并用十进制表示结果。(1) 12+9 (2) 11-3(3) -29-25(4) -120+30解：(2) 12+9= (12)补+(9)补二(0000 1100) B+ (0000 1001) B=(0001 0101) b=21(3) 11-3= (11)补+(-3)补二(00001011) B+ (11111101) b= (00001000) b=8(4) -29-25= (-29)补+(-25)补二(11100011) b+ (11100111) b= (11001010) b=-54(5) -120+30= (-1

6、20)补+(30)补二(10001000) b+ (00011110) b= (10100110) b=-901.3.4 试用8位二进制补码计算下列各式，判断有无溢出并说明原因：(1) -70h-20h (2) 70h+95h解：(1) -70h-20h=(-70h)补+(-20h)补二(1001 0000) b+ (1110 0000) b= (0111 000。b1 0 0 1 0 0 0 0 + 1 1 1 0 0 0 0 01 0 1 1 1 0 0 0 0进位被舍掉，8位结果为( 0111 0000) b判断：次高位向最高位没有进位，而最高位向上有进位，因此有溢出。理解：因为-70h

7、与-20h的和为-90h (-144),超出了 8位二进制补码的表示范围(-128+127),所以有溢出。从结果上看，两个负数相加，而得到的结果为 正数，产生了溢出错误。(2) 70h+20h= (70h)补+(20坨补=(0111 0000) B+ (0010 0000) b= (10010000) b0 1 1 1 0 0 0 0+ 0 0 1 0 0 0 0 01 0 0 1 0 0 0 0判断：次高位向最高位有进位，而最高位向上没有进位，因此有溢出。理解：因为70h与20h的和为90h (144),超出了 8位二进制补码的表示范围(-128+127),所以有溢出。从结果上看，两个正数相

8、加，而得到的结果为负数，产生了溢出错误。1.4.1将下列十进制数转换为 8421BCD码：(1) 43(2) 127 (3) 254.25(4) 2.718解：将每位十进制数用4位8421BCD码表示，并填入原数中相应的位置，即可得到其8421BCD码：(1) (43) D= (0100 0011) 8421BCD(2) (127) d= (0001 0010 0111) bcd(3) (254.25) d= (0010 0101 0100.0010 0101 bcd(4) (2.718) d= (0100.0111 0001 1000 bcd1.6.1在图题1.6.1中，已知输入信号A、B的

9、波形，画出各门电路输出L的波AB(a)(b)图题1.6.1第一章习题1.1.4 1.2.2 1.2.6 (1)1.3.3 (2)(3)1.4.1 1.6.1第二章习题答案2.1.1用真值表证明下列恒等式(2) (A+B) (A+C尸A+BC证明：列真值表如下:ABCA+BA+CBC(A+B)(A+C )A+BC0000000000101000010100000111111110011011101110111101101111111111根据真值表，(A+B)(A+C)和A+BC的真值表完全相同，因此等式(A+B)(A+C)=A+BC 成立。2.1.3用逻辑代数定律证明下列等式:(3) A AB

10、C ACD (C D)E A CD E证明：A ABC ACD (C D) EA ACD CDEA CD CDEA CD E2.1.4用代数法化简下列各式(4)AB ABC A(B AB )A(B BC) A(B A)A(B C) AA (B C) AA A BC1 BC102.1.5将下列各式转换成与或形式(2)ABCDCDAD(A B)(C D) (C D)(A D)ACADBCBDACCDAD DACBCADBDCDDAC BC D2.1.7 画出实现下列逻辑表达式的逻辑电路图，限使用非门和二输入与非门(1) L=AB+AC解：先将逻辑表达式化为与非-与非式：L AB AC AB AC

11、AB gAC根据与非-与非表达式，画出逻辑图如下:2.1.8 已知逻辑函数表达式为L AB AC,画出实现该式的逻辑电路图，限使用非门和二输入或非门。解：先将逻辑函数化为或非一或非表达式L AB AC AB AC A B A C根据或非一或非表达式，画出逻辑图如下:11另一种做法：用卡诺图化简变换为最简或与式A+BL (A C)(A B) (A C)(A B) A C A B根据或非一或非表达式，画出逻辑图如下：2.2.1将下列函数展开为最小项表达式(1)L ACD BCD ABCD A(B B)CD ABCD (A A)BCD ABCD ABCD ABCD ABC D ABC D ABCD

12、m(2,9,10,13,15)(2) L A(B C)L A(B C) AB AC AB(C C) A(B B)C ABC ABC ABC ABC ABC ABC ABC m(0,2,3)L L m(1,4,5,6,7)2.2.3用卡诺图化简下列各式(1) ABCD ABCD AB AD ABC解：由逻辑表达式作卡诺图如下：由卡诺图得到最简与或表达式如下:L AB AC AD(5) L(A, B,C, D) m(Q1,2,5,6,8,9,10,13,14)解：由逻辑表达式作卡诺图如下:00、AB00 01 11 100111CD 402CD由卡诺图得到最简与或表达式如下：L(A,B,C,D)

13、BD CD CD(7) L(A,B,C, D)m(0,13,14,15)d(1,2,3,9,10,11)解：由逻辑表达式作卡诺图如下：AD AC由卡诺图得到最简与或表达式如下：L(A,B,C,D) AB AC AD第三章作业答案3.1.2 (2)求74LS门驱动74ALS系列门电路的扇出数解：首先分别求出拉电流工作时的扇出数Noh和灌电流工作时的扇出数Nol,两者中的最小值就是扇出数。从教材附录A可查得74LS系列门电路的输出电流参数为IoH=0.4mA,IoL=8mA, 74ALS系列门电路的输入电流参数为IiH=0.02mA,IiL=0.1mA拉电流工作时的扇出数Noh94mA 20I I

14、H 0.02 mA灌电流工作时的扇出数Nol - -8mA- 80IIL 0.1mA因止匕，74LS门驱动74ALs系列门电路的扇出数No为20。3.1.4 已知图题3.1.4所示各MOSFET管的I Vt I =2V ,忽略电阻上的压降，试确定其工作状态(导通或截止) 解：图（a）和（c）为N沟道场效应管，对于图（a） , Vgs=5V>V,因此管子导 通对于图（c） , Vgs=0V<V,因此管子截止图（b）和（d）为P沟道场效应管，对于图（b） , V3s=5V-5V=0>V,因此管子 截止对于图（d） , Vgs=0V-5V=-5V<T,因此管子导通3.1.7

15、写出图题3.1.7所示电路的输出逻辑表达式.解：L ABgBCgDgE3.1.12 试分析图题3.1.12所示的CMOS电路，说明他们的逻辑功能。解：从图上看，这些电路都是三态门电路，分析这类电路要先分析使能端的工作情况，然后再分析逻辑功能。（a）当EN=0时，TP2和TN2均导通，由TP1和TN1组成的反相器正常工作，L A；当亩=1时，TP2和TN2均截止，此时无论输入端 A为高电平还是低电平，输出端均为高阻态；因此该电路为低电平使能三态非门。（b）当亩=0时，或门的输出为A, TP2导通，由TP1和TN1组成的反相器正 常工作，L A;当亩=1时，或门的输出为0,Tp2和TN1均截止，此

16、时无论输入端 A为 高电平还是低电平，输出端均为高阻态；因此该电路为低电平使能三态缓冲器。(c)当EN=1时，Tn2导通，与非门的输出为A ,由Tpi和Tni组成的反相器正 常工作，L A；当EN=0时，与非门的输出为1,Tpi和Tn2均截止，止匕时无论输入端 A为 高电平还是低电平，输出端均为高阻态；因此该电路为高电平使能三态缓冲器。(d)当EN =0时，传输门导通，由Tpi和Tni组成的反相器正常工作，L A；当亩=1时，传输门截止，此时无论输入端 A为高电平还是低电平，输 出端均为高阻态；因此该电路为低电平使能三态非门。3.1.14由CMOS传输门构成的电路如图题3.1.4所示，试列出其

17、真值表，说明该 电路的逻辑功能。解：当CS=1时，4个传输门均处于高阻状态，当 CS=0时，传输门的状态由输 入A和B决定，当A=B=0时，TG1和TG2导通，TG3和TG4截止，L=1。依次 分析电路可得到真值表如下：CSABL1XX高阻态0001001001000110根据真值表可得到L A B,因此，该电路实现低电平使能的二输入或非逻辑功能。3.5.1试对图题3.5.1所示的逻辑门进行变换，使其可以用单一的或非门实现。解:3.6.1当CMOS和TTL两种门电路相互连接时，要考虑哪几个电压和电流参数？这些参数应满足怎样的关系？解：当CMOS和TTL两种门电路相互连接时，需要考虑驱动门的输出

18、电压VOH(min)、VoL(max)和电流值 lOH(max)、lOL(max)与负载门的输入电压 VlH(min)、VlL(max)和电流值 IlH(max)、I IL(max)驱动门和负载门是否匹配要考虑两个方面的因素，首先是驱动门的输出电压必须满足负载门输入高低电平的范围，即VOH(min),VIH(min)VOL(max) & VIL(max)其次，驱动门必须为负载门提供足够的灌电流和拉电流，即10H(max),11H(total)I OL(max),IIL(total)如果上述条件都满足，则两种门电路可以直接相互连接。3.6.7设计一个发光二极管(LED)驱动电路，设LED

19、的参数为VF=2.5V,ID=4.5mA;若Vcc=5V,当LED发光时，电路的输出为低电平。选择集成电路的型号，并画出电路图。解：根据题意，当LED发光时，电路的输出为低电平，并且ID=4.5mA,因此选用器件的低电平输出电流IOL(max)必须大于4.5mA,查附录A得知，CMOS门电路的IOL(max)小于4.5mA,不能使用，而TTL门电路的IOL(max)为8mA ,符合要求，因此，可以选用74LS系列TTL门电路作为该发光二极管的驱动门电路。电路图如下：74LS 系列 TTL 门电路的 VOL(max)=0.5V电路中的限流电阻最小值为4.5 mAVCC VF VOL(max)(5

20、 2.5 0.5)V444我们选用标准电阻值系列 R=470Q第四章习题答案4.1.4试分析图题4.1.4所示逻辑电路的功能。解：(1)根据逻辑电路写出逻辑表达式：L (A B) (C D)(2)根据逻辑表达式列出真值表：ABCDA B1C DL00000P 00000101100100110011000010010101011100110110011110110001011001110101011010111011100000110101111100111111000由真值表可知，当输入变量 ABCD中有奇数个1时，输出L=1,当输入变量中有偶数个1时，输出L=0O因此该电路为奇校验电路。4

21、.2.5试设计一个组合逻辑电路，能够对输入的 4位二进制数进行求反加1的运算。可以用任何门电路来实现。解：(1)设输入变量为 A、B、C、D,输出变量为L3、L2、L1、L0(3)由真值表画卡诺图(2)根据题意列真值表:输入输出ABCDL3L2L1L000000000000111110010111000111101010011000101101101101010011110011000100010010111101001101011010111000100110100111110001011110001ABCD 00 01 11 10000111100T1IGZ1111100001000CDA

22、BCD000111100m001011、00101101100101101100<1>0010000 0AB1：10)0 01 11 10(4)由卡诺图化简求得各输出逻辑表达式L3 AB AC AD ABCD A(B C D) A(B C""D) A (B C D)L2 BC BD BCD B(C D) B(C""D) B (C D)L1 CD CD C D(5)根据上述逻辑表达式用或门和异或门实现电路，画出逻辑图如下：4.3.1判断下列函数是否有可能产生竞争冒险，如果有应如何消除0L° D(2) L2(A,B,C,D)m(5,7,

23、8,9,10,11,13,15)(4) L4(A,B,C,D)m(0,2,4,6,12,13,14,15)解：根据逻辑表达式画出各卡诺图如下:(2) L2 AB BD ,在卡诺图上两个卡诺圈相切，有可能产生竞争冒险。消除办法：在卡诺图上增加卡诺圈(虚线)包围相切部分最小项，使L2 AB BD AD ,可消除竞争冒险(4) L4 AB AD ,在卡诺图上两个卡诺圈相切，有可能产生竞争冒险消除办法：在卡诺图上增加卡诺圈(虚线)包围相切部分最小项，使L4 AB AD BD ,可消除竞争冒险。4.3.4画出下列逻辑函数的逻辑图，电路在什么情况下产生竞争冒险，怎样修改电路能消除竞争冒险。L(A, B,C

24、) (A B)(B C)解：根据逻辑表达式画出逻辑图如下：当A=C=0时，L(A,B,C) Bb ,可能产生竞争冒险。消除竞争冒险办法：(1)将逻辑表达式变换为L(A, B,C) AB AC Be根据这个逻辑表达式组成的逻辑电路就不会产生竞争冒险。逻辑图如下：(2)用卡诺图法在增加卡诺圈，包围卡诺圈相切部分，增加或与表达式中的或项得到L(A,B,C) (A B)(B C)(A C),根据这个逻辑表达式组成的逻辑电路就不会产生竞争冒险。逻辑图如下：4.4.1优先编码器CD4532的输入端Ii=l3=I5=1，其余输入端均为0,试确定其输出端Y2Y1Y0。解：优先编码器CD4532的输入端除Ii外

25、，还有使能端EI,由于EI=0,因 此编码器不工作，具输出端 Y2YiYo=000o4.4.5为了使74HC138译码器的第十脚输出低电平，试标出各输入端应置的 逻辑电平。解：查74HC138译码器的引脚图，第十脚为Y5,对应的A2AiAo=101,控制 端E3、E2、E1分别接1、0、0,电源4入端Vcc接电源，接地端GND接地， 如下图所示：AoVCC Ai Yo A2<1Ei Y2E2 Y3E3 Y4Y7 Y5GND Y64.4.6用74HC138译码器和适当的逻辑门实现函数F ABC ABC ABC ABC。解：用74HC138译码器实现逻辑函数，需要将函数式变换为最小项之和的形

26、式F ABC ABC ABC ABC m0 m4 m6 m7mogm4gm6gm7 Y°gf4g<6?在译码器输出端用一个与非门，即可实现所要求的逻辑函数。逻辑图如下：+5V&7 6 5 4 3 2 1c-Y-Y-Y-Y-Y YYYE Ei E274HC138A2 Ai Ao4.4.12试用一片74x154译码器和必要的与非门，设计一个乘法器电路，实现2位二进制数相乘，并输出结果。解：设2位二进制数分别为AB和CD, P3P2P1P0为相乘的结果，列出真值封口下：输入输出ABCDP3P2P1P000000000000100000010000000110000010000

27、000101000101100010011100111000000010010010101001001011011011000000110100111110011011111001由真值表可直接写出各输出端的最小项逻辑表达式：P3mi5 Y15P2 m14 m11 m10 m14gmngm10 丫14及11寸10P1m14m13m11m9m7 m14gm13m11gm 9gm 7gm6Y 14gf 13丫 11gf 9/ 7/ 6P0m15m13m7m5m15gm13gm7gm5 丫信寸13#7必用一片74x154和4个与非门即可实现所要求的乘法电路，逻辑电路图如下：A B C D4.4.14

28、 7段译码显示电路如图4.4.14 (a)所示，对应图4.4.14 (b)所示输 入波形，试确定显示器显示的字符序列。解：当LE=0时，图4.4.14 (a)所示译码器能正常工作，所显示的字符就 是A3A2A1A0所表示的十进制数，显示的字符序列为0、1、6、9、4。当LE由0 跳变为1时，数字4被锁存，所以持续显示4。4.4.21 应用74HC151实现如下逻辑函数：(1) L ABC ABC ABC(2) L (Ae B)e C解：用74HC151实现逻辑函数，首先要将逻辑函数化成最小项的形式，根 据最小项表达式确定数据输入端 Di的取值，并注意变量的高低位与地址输入端 的连接顺序。(1)

29、 L ABC ABC ABC m,m5 m1与数据选择器74HC151的标准表达式相比较Y S2SiSoD0 S2S1S0D1 S2slSoD2 S2sls0d3S2S1S0D4 S2S1S0D5 S2S1S0D6 S2S1S0D7m°Do mQ m?D2 m3D3 m4D4 m5 D5 m6D6 m?D7将L与Y比较可得：D0=D2=D3=D6=D7=0, D1=D4=D5=1将A、B、C分别与地址输入端S2、S1、So连接，逻辑电路如图所示:D DDD DD D3 74HC1512L ABC ABC ABCD0S2 S1 So10 IIIABC(2) L (Ae B)e C AB

30、C ABC ABC ABC m1 m2 m4 m7D0=D3=D5=D6= 0, D1 = D2=D4=D7=1D7D6D5D4D3D2D1D0Y74HC151SCXT2SL (A B) C4.4.22应用已介绍过的集成组合逻辑电路设计一个数据传输电路，其功能是在3位通道选择信号的控制下，将8个输入数据中的任何一个传送到相对应 的输出端输出。解：应用教材中介绍的中规模组合逻辑电路 8选1数据选择器74HC151和3线8线译码器74HC138 （作为分配器使用）各一片组成数据传输电路，逻辑 电路图如下：+5V76543210-Y-Y-YYYYYY8 O 13AC1H A12 M 2eEE 7 A

31、74HC151 YS2 S1 SO76543210电路通过74HC151根据通道选择信号A2A1A0选择数据，通过74HC138分 配至由A2A1A0决定的输出端。4.4.26试用数值比较器74HC85设计一个8421BCD码有效性测试电路，当 输入为8421BCD码时，输出为1,否则输出0。解：8421BCD码的范围是00001001,即所有有效的8421BCD码均小于1010。用74HC85构成的测试电路如下图所示，将 8421BCD码输入接A3A2A1A0, B3B2B1B0接 1010,当输入的 8421BCD 码小于 1010时，Fa<b=1,否 则输出0。BCD码输入= 人

32、一A3 A2 Ai Ao 1010A3I 31 A>B1 A=B1 A<BA2 A1 A0 B3 B2 B1 B0 2103210FA=BFA<B FA>B4.4.33试用若干片74x283构成一个12位二进制加法器画出连接图解：构成一个12位二进制加法器需要3片74x283以串行进位的方式进行连接，逻辑电路图如下所示:A11B11A10B10A9B9 A8A3 B3 A2 B2A1B1 A0CO- CO74x283 (2)B8A7 B7 A6 B6 A5 B5 A4LB0C-1B4A3B3A2B2A1B1A0B033221100S3 S2 S1 S0 9so s SS

33、A3COB3 A2 B2 A1B1 A0B0A3B3 A2 B2 A1B1 A0B074x283 (1)C -1CO74x283 (0)C-1S3 S2 S1 S0,1S4 51 s6 s 2S3 S2 S1 S0I与1s2s3 s第五章作业答案5.2.1分析图题5.2.1所示电路的逻辑功能，列出功能表图题5.2.1解：方法（1）将图题5.2.1所示电路与由与非门构成的基本 RS锁存器比较,发现该电路与后者仅在信号输入端分别多了一个非门，而后者为低电平有效的基本RS锁存器，因此该电路为高电平有效的 RS锁存器，功能表如下：SRQQ锁存器状态00/、艾/、艾保持01010101011100不确定

34、方法（2）由逻辑电路图可以得到 Q端和Q端的逻辑表达式Q ScQnQ RgQ根据上面的逻辑表达式，可以得到该锁存器的功能表如下所示：（略,同上表）5.3.1触发器的逻辑电路如图题5.3.1所示，确定其属于何种电路结构的触发 器，并分析工作原理。Rd1Q QH1解：图题5.3.1所示电路是由两个传输门控 D锁存器构成的CMOS主从D 触发器。其中TGi、TG2和Gi、G2构成主锁存器，TG3、TG4和G3、G4构成从 锁存器，Sd和Rd分别为直接置1端和直接置0端。当触发器处于工作状态 时，应将他们置于高电平工作原理分析：(1)当 CP=0时，C=0, C=1, TGi、TG4导通，TG2、TG

35、3断开。此时 D 信号进入锁存器，Gi输出D,并随D变化。由于TG3断开、TG4导通，主从锁 存器相互隔离，从锁存器构成双稳态存储单元，使触发器的输出维持原来的状 态不变。(2)当 CP由 0跳变至I 1 后，C=1, C =0, TGi、TG4断开，TG2、TG3导 通。此时D信号与主锁存器之间的联系被切断，TG2的导通使主锁存器维持在 CP上升沿到来之前瞬间的状态。同时由于 TG3导通，Gi输出信号送到Q端， 得到Qn 1 D ,并且在CP=1期间保持不变。(3)当CP由1跳变到0后，再次重复(1)的过程。5.4.1 上升沿和下降沿触发的D触发器的逻辑符号及时钟信号 CP(CP)的波形如

36、图题5.4.1所示，分别画出他们Q端的波形。设触发器的初始状态为 00 解：上升沿和下降沿触发的D触发器Q端的输出分别为Q1和Q2,输出波形如5.4.3 设下降沿触发的JK触发器的初始状态为0, CP、J、K信号如图题5.4.3所示，试画出触发器Q端的输出波形。解：触发器Q端的输出波形如下：Ji M1 j 1. 1 111K:：111 1111Q5.4.8 两相脉冲产生电路电路如图题 5.4.8所示，试画出在CP作用下i和2的波形，并说明i和2的时间关系。各触发器的初始状态为 001CP1i2解:由图题5.4.8得到i和2的逻辑表达式：i = Q2,Q1Q2 Q1Q2 Q1 e Q2 o由于图

37、中的JK触发器的J、K均接1,因此两个触发器均在各自的CP脉冲下降沿状态翻转，而第一个触发器的输出 Q作为第二个触发器的CP脉冲输入，因此Q在Q的每个下降沿状态翻转，i和2的波 形如下所示:cPTUrLTTLQ111 1L1 1（Q2）irQ11111Q2! IL21111由波形图可知，1超前2一个CP周期5.4.9逻辑电路和各输入端波形如图题 5.4.9所示，画出两触发器 Q端的波形。两触发器的初始状态为0oCQ2BCPAQi解：由逻辑图可以看出触发器 2是一个下降沿触发的JK触发器，触发器1是个上升沿触发的D触发器，他的CP脉冲来自Q2,并且D信号接在Qi上，即Qi在Q2的每一个上升沿状态

38、翻转一次。C接两个触发器的直接复位端。Qi、Q2的波形图如下:CP_T»»UA_:口 run ni ；BLriLrLnj_l t'Cu; ; |1Q2 ：，j*1:1鼻Qi第六章作业答案6.1.2已知状态表如表题6.1.2所示，/&入为XiX。，试作出相应的状态图。现态Sn次态/输出(Sn+i /Z)XiX0=00XiX0=0iXiX0=i0XiX0=iiSoSo/0Si/0S3/0S2/iSiSi/oS2/iS3/iS0/0S2S2/0Si/0S3/0S3/0S3S3/0S2/iS2/0S2/0解：根据状态表作出对应的状态图如下:6.1.3已知状态图如题图

39、6.1.3所示，试列出其状态表解：其状态表如下表:现态次态/输出X1Xo=00X1X0=01X1X0=10X1X0=1100/01/10/01/010/01/11/11/1Q；Qn6.1.8已知状态表如表题6.1.8所示，若电路白初始状态为 QiQo=00,输入信号A 的波形如图题6.1.8所示，输出信号为Z,试画出Q1Q0的波形（设触发器对下 降沿敏感）。Q1n 1Qn 1/ZA=0A=10001/111/10110/010/01010/011/01101/100/1解：根据已知的状态表及输入信号 A=011001,该电路将从初始状态 QiQo=00开始，按照下图所示的顺序改变状态：Q1Q0

40、的波形图如下:CPJ U UI b k B IU U L 1II11AQ01i,11I11J t 11!11 iiIQ1i111111?ii 11 iI 16.2.1试分析图题6.2.1 (a)所示时序电路，画出其状态表和状态图。设电路的初始状态为0,试画出在图题6.2.1 (b)所示波形的作用下，Q和Z的波形图CPAZ解：由电路图可写出该电路的状态方程和输出方程分别为:Qn 1 AQnZ AQ状态表如下所小:QnQn 1/ZA=0A=100/11/011/10/1状态图如下所示:Q和Z的波形如下所示：cpJUVUUUUWLaQ _| _II _II _I一Z I 6.2.4分析图题6.2.4

41、所示电路，写出它的激励方程组、状态方程组和输出方程，画出状态表和状态图ACPZ解：电路的激励方程组为:Jo QiKo AQiJi QoK11状态方程组为： ,nQin 1 QonQi n nnn nQ01 1 QiQo AQiQ； Qi (Qo A)输出方程为：Z AQiQo根据状态方程组和输出方程可列出状态表如下:QinQnQ； 1Qn 1/ZA=0A=10001/001/00110/011/01000/000/01100/000/1状态图如下:6.3.2某同步时序电路的状态图如图题 6.3.2所示，试写出用D触发器设计时的最简激励方程组。解：由状态图可知，要实现该时序电路需要用 3个D触发

42、器。(1)根据状态图列出状态转换真值表如下:QhinQ；Q2n1(D2)Q； 1 (D1)Q； 1 (D0)0 0 10110 1 01100 1 10101 0 01011 0 10011 1 0100(2)画出各激励信号的卡诺图，在状态转换真值表中未包含的状态为不可能出现的，可作无关项处理。(3)由卡诺图得到各激励信号的最简方程如下： n D2 Qo n Di Q2 n Do Qi6.3.5试用下降沿触发的JK触发器和最少的门电路实现图6.3.5所示的Zi和Z2输出波形ZiO ZOtt解：从Zi和Z2输出波形可以看出，对于每一个 Zi或Z2周期，均可等分为4段 时间问隔相等的状态，即 Z2 Zi=00、Z2 Zi=0i、Z2 Zi=ii和Z2 Zi=0i,因此要设 计的时序电路可以有4个状态，分别用00、0i、io、ii来表示。用2个下降沿触 发的JK触发器来实现。(D列出状态转换真值表，并根据 JK触发器的