第4章组合逻辑电路-3

1、第第4章章 组合逻辑电路组合逻辑电路2. 八选一数据选择器八选一数据选择器74151 四、数据比较器四、数据比较器 1. 四位并行数据比较器四位并行数据比较器7485 4. 用数据选择器设计组合逻辑电路用数据选择器设计组合逻辑电路 2. 数据比较器的应用举例数据比较器的应用举例 三、数据选择器三、数据选择器 1. 四选一数据选择器四选一数据选择器74153（2四选一四选一MUX） 4.2 4.2 中规模集成组合逻辑电路中规模集成组合逻辑电路 3. MUX的扩展的扩展中规模集成组合逻辑电路中规模集成组合逻辑电路第第4章章 组合逻辑电路组合逻辑电路五、全加器五、全加器 2. 四位超前进位全加器四位

2、超前进位全加器742833. 全加器的应用举例全加器的应用举例 1. 四位串行进位全加器四位串行进位全加器作业作业 中规模集成组合逻辑电路中规模集成组合逻辑电路第第4章章 组合逻辑电路组合逻辑电路三、数据选择器三、数据选择器 图图4.2.19 数据选择器数据选择器和和数据分配器数据分配器示意图示意图数据选择器数据选择器又称又称多路选择器多路选择器( (Multiplexer, 简称简称MUX) )。每次在地址输入的控制下。每次在地址输入的控制下, 从多路输入从多路输入数据中选择一路输出。数据中选择一路输出。 数据选择器类似一个多投开关，而选择哪一路信号由相应的一组控制信号控数据选择器类似一个多

3、投开关，而选择哪一路信号由相应的一组控制信号控制。制。中规模集成组合逻辑电路中规模集成组合逻辑电路第第4章章 组合逻辑电路组合逻辑电路1.1.四选一数据选择器四选一数据选择器 图图4.2.20 (c) 四选一四选一MUX的简化符号的简化符号四选一四选一MUX的卡诺图及逻辑表达式的卡诺图及逻辑表达式图图4.2.21 74153的简化逻辑符号的简化逻辑符号2.2.八选一数据选择器八选一数据选择器 图图4.2.22 (b) 八选一八选一MUX的简化符号的简化符号八选一八选一MUX的卡诺图及逻辑表达式的卡诺图及逻辑表达式表表4.2.9 四选一四选一MUX的功能表的功能表八选一八选一MUX的功能表的功能

4、表中规模集成组合逻辑电路中规模集成组合逻辑电路第第4章章 组合逻辑电路组合逻辑电路4.4.用数据选择器设计组合逻辑电路用数据选择器设计组合逻辑电路 3.3.MUX的扩展的扩展例例1 1：用一片用一片74LS153组成组成8选选1MUX例例2 2：用多片用多片74LS153组成组成8选选1和和16选选1MUX例例1例例6 6：用数据选择器设计组合逻辑电路的步骤：用数据选择器设计组合逻辑电路的步骤： 例例4.2.1：分别用一片分别用一片74151和和-74153 实现函数实现函数中规模集成组合逻辑电路中规模集成组合逻辑电路用数据选择器分时传输组成动态译码用数据选择器分时传输组成动态译码第第4章章

5、组合逻辑电路组合逻辑电路第第6 6页页2021-12-312021-12-31例例1：用一片用一片74LS153组成一个八选一组成一个八选一MUX: ( (高位高位) )A A2 2( (低位低位) )A A0 0A A1 1分析：分析：74153为为 2-四选一四选一MUX。 A2=0 : 片片( (1) )工作；工作； A2=1 : 片片( (2) )工作。工作。选选择择信信号号 （3位）位）数据选择器数据选择器 第第4章章 组合逻辑电路组合逻辑电路可见可见, ,不用使能端也能进行扩展不用使能端也能进行扩展. .例例2 2：用多片用多片74LS153组成组成 8选选1和和16选选1MUX。

6、数据选择器数据选择器 第第4章章 组合逻辑电路组合逻辑电路例如：对于四变量函数，经一次降维后可用八选一例如：对于四变量函数，经一次降维后可用八选一MUX实现，两次降维后可实现，两次降维后可用四选一用四选一MUX实现。实现。 ( (1) )降维；降维； ( (2) )逻辑式或卡诺图比对，得选择器输入端数据；逻辑式或卡诺图比对，得选择器输入端数据； ( (3) )画逻辑图。画逻辑图。 例例1例例2例例4.2.1例例3例例4例例5例例6数据选择器数据选择器 第第4章章 组合逻辑电路组合逻辑电路例例1 1：利用四选一选择器实现如下逻辑函数：利用四选一选择器实现如下逻辑函数：AGGARGARGARY 若

7、选若选GA为地址为地址A1A0，)()()()(013012011010AADAADAADAADW 得：得：0AA 1AG RDD 10RD 2变换得：变换得：）（）（）（GAAGRAGRAGRY 1)(13 D和和AG则与四选一则与四选一MUX的逻辑式比较：的逻辑式比较：数据选择器数据选择器 第第4章章 组合逻辑电路组合逻辑电路第第1010页页2021-12-312021-12-31RAGGRAGARAGRGARZ )()()()(01301201101011AADAADAADAADSY 例例2 2：R A G)(1)()()(AGGARGARGAR 对比得：对比得：数据选择器数据选择器 选

8、用选用 -74153-74153用用4 4选选1 1数据选择器实现交通灯监测电路。数据选择器实现交通灯监测电路。第第4章章 组合逻辑电路组合逻辑电路运用数据选择器产生运用数据选择器产生 8 位序列位序列01101001 。解：解：利用利用1片八选一数据选择器，只需设置片八选一数据选择器，只需设置 D0=D3=D5=D6=0， D1=D2=D4=D7=1， 即可产生即可产生 01101001 序列。序列。 0101010101010C0011001100110B0000111100001AF数据选择器产生序列信号数据选择器产生序列信号 数据选择器数据选择器 BCAD0D1D2D3D4D5D6D7

9、A2A1A0F“1”“0”EN八选一八选一0 1 1 0 1 0 0 1 0 1 1 0 1 第第4章章 组合逻辑电路组合逻辑电路例例4 4：用用74151设计函数设计函数 F = AB + AC 。 ( (1) )若若C、B、A分别接分别接A0、A1、A2 , 得到两个卡诺图得到两个卡诺图, 则相应电路则相应电路如图所示：如图所示：分析：分析：图图 4.2.25 ( a )数据选择器数据选择器 第第4章章 组合逻辑电路组合逻辑电路第第1313页页2021-12-312021-12-31( (2) )若若C、B、A分别接分别接A2、A1、A0， 得到两卡诺图，则相应得到两卡诺图，则相应的电路图

10、如图所示：的电路图如图所示：图图 4.2.25 ( b ) 接上例接上例数据选择器数据选择器 可见，选择地址不同，所得电路不同！可见，选择地址不同，所得电路不同！第第4章章 组合逻辑电路组合逻辑电路第第1414页页2021-12-312021-12-31用卡诺图设计四选一数据选择器，实现如下逻辑函数：用卡诺图设计四选一数据选择器，实现如下逻辑函数： F =(0, 1, 5, 6, 7, 9, 10, 14, 15)数据选择器数据选择器 第第4章章 组合逻辑电路组合逻辑电路例例6 6：用一片用一片74153设计一个设计一个1位全加器位全加器 。 解：解：1/2-74153和和1位全加器的诺图分别

11、如下：位全加器的诺图分别如下： 降降1维维 降降1维维 数据选择器数据选择器 第第4章章 组合逻辑电路组合逻辑电路D0=D3=Ci-1D1=D2=Ci-1D0= 0，D1=D2=Ci-1 D3=1再将再将Ai、Bi 分别接分别接74153的的A1、A0，得图，得图 4.2.27 对比得对比得对比得对比得四选一四选一MUXMUX卡诺图卡诺图接上例接上例数据选择器数据选择器 第第4章章 组合逻辑电路组合逻辑电路图图 4.2.27 D0=D3=Ci-1D1=D2=Ci-1D0= 0，D1=D2=Ci-1 D3=1接上例接上例数据选择器数据选择器 1位全加器位全加器第第4章章 组合逻辑电路组合逻辑电路

12、( a ) ( b )图图 4.2.28 降降1维维 降降1维维 可用八选一可用八选一MUXMUX实现实现可用四选一可用四选一MUXMUX实现实现例例4.2.1：分别用一片分别用一片74151和和-74153 实现函数实现函数 F = ABC+ABC+ABD+ABD+ACD。 数据选择器数据选择器 解：采用降维法解：采用降维法DCCDC 第第4章章 组合逻辑电路组合逻辑电路第第1919页页2021-12-312021-12-31用用7415174151实现实现 ：A、B、C 分别接分别接A2、A1、A0 ；再与再与74151的卡诺图的卡诺图比对，得比对，得74151数据输入端为：数据输入端为：

13、 D0=D3=D5= 1，D1=D2= 0，D4=D，D6=D7=D 图图 4.2.28 ( c ) 接上例接上例D6D7D5D41D2D3D1D0010110100A2A1A0D6D7D5D41D2D3D1D0010110100A2A1A0数据选择器数据选择器 第第4章章 组合逻辑电路组合逻辑电路 D0= C，D1= C，D2= C+D，D3=D 用用7415374153实现实现：A、B分别接分别接-74153的的A1、A0 ；再与再与74153的卡诺图的卡诺图比对，得比对，得-74153数据输入端为：数据输入端为：图图4.2.28 (d) 接上例接上例数据选择器数据选择器 第第4章章 组合

14、逻辑电路组合逻辑电路用数据选择器分时传输组成动态译码用数据选择器分时传输组成动态译码功能？功能？数据选择器数据选择器 当地址量变化周期大于当地址量变化周期大于25次次/秒，人眼则无秒，人眼则无明显闪烁感。明显闪烁感。109738第第4章章 组合逻辑电路组合逻辑电路四、数据比较器四、数据比较器1. 四位并行数据比较器四位并行数据比较器7485 图图 4.2.29 ( c ) 简化符号简化符号数码数码A输入端输入端级联输入端级联输入端比较结果输出比较结果输出数码数码B输入端输入端数据比较器数据比较器比较原则：比较原则：高位相等，高位相等，比较低位。比较低位。低位数的低位数的 比较结比较结果果第第4

15、章章 组合逻辑电路组合逻辑电路第第2323页页2021-12-312021-12-31本位数据相同时，最本位数据相同时，最终结果取决于低位终结果取决于低位的级联的级联4 4位数值比较器位数值比较器74857485功能表功能表表表4.2.10数据比较器数据比较器1. 1.先从高位比起，高位大的数值一定大；先从高位比起，高位大的数值一定大；2. 2.若高位数相等，则继续比较低位数。若高位数相等，则继续比较低位数。本位比较本位比较, , 即没有来自低位的比较结果时，即没有来自低位的比较结果时，应令应令(AB)=(AB)=(AB)=(AB)=(AB)=0, (A=B)=1！第第4章章 组合逻辑电路组合

16、逻辑电路图图 4.2.31(2)(2)并联方式并联方式 数据比较器数据比较器比较比较1616位二进制数：位二进制数： A A1515AA0 0 B B1515BB0 0第第4章章 组合逻辑电路组合逻辑电路设计一个比较器，完成三个设计一个比较器，完成三个 4 4 位数位数: : A(a3a2a1a0)、B(b3b2b1b0)、C(c3c2c1c0) 的比较，并的比较，并能判断：能判断： (1)(1)三个数是否相等。三个数是否相等。 (2)(2)若不相等，若不相等，A A数是最大还是最小数是最大还是最小? ?若若AB, ACAB, AB, ACAB, AC，则，则A A最大；最大；数据比较器数据比

17、较器第第4章章 组合逻辑电路组合逻辑电路A最大最大 A最小最小&c1c0c3c2b1b0b3b2a1a0a3a211IAB IAB IAB B端输出为端输出为1 1。因此因此, , 可用可用A AB B端作为判别电路的输出端作为判别电路的输出 F F。数据比较器数据比较器AB第第4章章 组合逻辑电路组合逻辑电路图图 4.2.331.1.四位串行进位全加器四位串行进位全加器 五、全加器五、全加器 A A3 3 A A2 2 A A1 1 A A0 0+ +S S0 0B B3 3 B B2 2 B B1 1 B B0 00 0C C0 0C C1 1C C2 2S S1 1S S2 2S

18、 S3 3COCOC0C1C2CI全加器全加器特点：简单、慢特点：简单、慢完成一次加法运算要经过完成一次加法运算要经过4 4个全加器的传输延迟时间。个全加器的传输延迟时间。第第4章章 组合逻辑电路组合逻辑电路2.2.四位超前进位全加器四位超前进位全加器 7428374283 全加器全加器基本原理：基本原理：第第 i 位加的进位信号位加的进位信号CIi是两是两个第个第 i 位加数以前各位位加数以前各位( (0 i 1) )的函数，的函数，可在相加前由可在相加前由A, B两数确定，不需逐级两数确定，不需逐级计算。计算。 输输 入入 输输 出出AiBiCIi SiCOi000 0 0001 1 00

19、10 1 0011 0 1100 1 0101 0 1110 0 1111 1 1速度快，每一位的和速度快，每一位的和Si及最后的进位及最后的进位CI基基本同时产生。本同时产生。第第4章章 组合逻辑电路组合逻辑电路C1 = A1B1+A1C0+B1C0 = g0(A1,B1,C0 )= g1(A1,B1,A0,B0,CI )S3 = f3(A3,A2,A1,A0, B3,B2,B1,B0,CI )C3 = g3(A3,A2,A1,A0, B3,B2,B1,B0,CI )由于全加器由于全加器Si = Ai Bi Ci-1 Ci = AiBi+AiCi-1+BiCi-1 S0 = A0 B0 CI

20、 = f0(A0,B0,CI )C0 = A0B0+A0CI+B0CI = g0(A0,B0,CI )S1 = A1 B1 C0 = f0(A1,B1,C0 )= f0 (A1,B1, g0( A0,B0,CI )= f1(A1,B1, A0,B0,CI )则则和和 全加器全加器第第4章章 组合逻辑电路组合逻辑电路图图 4.2.34 ( c ) 简化符号简化符号 全加器全加器A A3 3 A A2 2 A A1 1 A A0 0+ +S S0 0B B3 3 B B2 2 B B1 1 B B0 0CICIC C0 0C C1 1C C2 2S S1 1S S2 2S S3 3COCO低位低位

21、的进位的进位向高位向高位的进位的进位第第4章章 组合逻辑电路组合逻辑电路注注: :当相加结果当相加结果S S3 3S S2 2S S1 1S S0 0 为为10101010时时, ,应修正应修正! !解：解：当小数部分当小数部分大于大于4 时时, 整数部分整数部分应加应加 1, 即即 A A3 3 A A2 2 A A1 1 A A0 0 1 1CO SCO S3 3 S S2 2 S S1 1 S S0 0例例 4.2.2 已知已知BCD码码 ( (A3A2A1A0 . a3a2a1a0) )8421BCD， 试设计一个电路将该试设计一个电路将该数四舍五入。数四舍五入。3.3.全加器的应用举

22、例全加器的应用举例 因为因为10101010不是不是(10)(10)1010的的8421BCD8421BCD码表码表示形式示形式, ,正确结果应为正确结果应为 00010001 00000000, ,所以所以1 1 0 0 1 1 0 0 0 0 1 1 1 1 0 00 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0非法码非法码加加6 6修正修正电路分析如下：电路分析如下：全加器全加器第第4章章 组合逻辑电路组合逻辑电路4图图 4.2.35 增加按键、编码器增加按键、编码器74147、显示译码器、显示译码器7448、数码管可以构成一个实用的按、数码管可以构成一个实用的按键显示电路

23、。键显示电路。 全加器全加器E=A3A0第第4章章 组合逻辑电路组合逻辑电路课堂练习：课堂练习：将将BCD的的8421码转换为余码转换为余3码。码。输输 入入输输 出出D C B A Y3 Y2 Y1 Y00 0 0000110 0 0101000 0 1001010 0 1101100 1 0001110 1 0110000 1 1010010 1 1110101 0 0010111 0 01110000110123 DCBAYYYY第第4章章 组合逻辑电路组合逻辑电路思考题1.利用数据选择器设计组合电路的步骤是什么？利用数据选择器设计组合电路的步骤是什么？第第4章章 组合逻辑电路组合逻辑电路作业题作业题4.14 (1) (4)4.15 (1) 4.17 4.21 第第4章章 组合逻辑电路组合逻辑电路图图4.2.20