第5章存储器技术20140124

1、第第5 5章章 存储器技术存储器技术 5.1 5.1 微型计算机存储器概述微型计算机存储器概述 5.2 5.2 半导体存储器芯片的结构与原理半导体存储器芯片的结构与原理 5.3 5.3 微型计算机中内部存储器的组织微型计算机中内部存储器的组织 5.4 5.4 高速缓冲存储器高速缓冲存储器 5.5 5.5 外部存储器外部存储器 5.6 5.6 虚拟存储机制和段、页两级管理虚拟存储机制和段、页两级管理 思考题与习题思考题与习题 5.1 5.1 微型计算机存储器概述微型计算机存储器概述5.1.1 5.1.1 微型计算机中存储器的类型微型计算机中存储器的类型 1 1微机系统中存储器的分类微机系统中存储

2、器的分类 内部存储器（内存）内部存储器（内存）: : 也称为主存储器，主存由半导也称为主存储器，主存由半导体材料组成，常称之为半导体存储器。它用于存放当体材料组成，常称之为半导体存储器。它用于存放当前计算机正在执行或经常要使用的程序或数据，前计算机正在执行或经常要使用的程序或数据，CPUCPU可以直接从内存中读取指令并执行，还可以直接从内可以直接从内存中读取指令并执行，还可以直接从内存中存取数据。存中存取数据。 外部存储器（外存）外部存储器（外存）: : 一般是由磁性材料运用半导一般是由磁性材料运用半导体集成技术、激光技术等实现的存储器，分为硬磁体集成技术、激光技术等实现的存储器，分为硬磁盘、

3、盘、U U盘和光盘等。盘和光盘等。 2 2半导体存储器从存取方式上分类半导体存储器从存取方式上分类 随机存取存储器（随机存取存储器（RAMRAM） : CPUCPU在执行程序的过程中，根据程序的安排，对每个存储单元的在执行程序的过程中，根据程序的安排，对每个存储单元的内容既可随时读（取）出，也可以随时写（存）入。也就是说，内容既可随时读（取）出，也可以随时写（存）入。也就是说，可以随机访问任意存储单元的内容，所以随机存取存储器可以随机访问任意存储单元的内容，所以随机存取存储器RAMRAM也可也可以称为读以称为读/ /写存储器。写存储器。 只读存储器（只读存储器（ROMROM）: : 在线读在线

4、读/ /写的非易失性存储器写的非易失性存储器 : :闪存存储器（闪存存储器（Flash MemoryFlash Memory）和电擦除可编程只读存储器和电擦除可编程只读存储器EEPROMEEPROM，都具有在线写入和掉电保存，都具有在线写入和掉电保存数据的特点。数据的特点。 在线读写在线读写非易失性非易失性存储器存储器只读只读存储器存储器随机存取随机存取存储器存储器半导体半导体存储器存储器双极型双极型SRAMFlash存储器存储器PROM掩膜式掩膜式ROMMOS型型EPROMEEPROMDRAM图图5-1 5-1 半导体存储器从存取方式上分类半导体存储器从存取方式上分类 5.1.2 5.1.2

5、 半导体存储器芯片的主要性能指标半导体存储器芯片的主要性能指标 1 1易失性易失性 : : 易失性是区分存储器种类的重要特性之一，它是指存储器的易失性是区分存储器种类的重要特性之一，它是指存储器的供电电源断开后，存储器中的内容是否丢失，如果断电后其中内容保持不变，供电电源断开后，存储器中的内容是否丢失，如果断电后其中内容保持不变，则称之为非易失性存储器则称之为非易失性存储器 。2 2存储容量存储容量 : : 每一种半导体存储器芯片中存储单元的总数，构成了该存每一种半导体存储器芯片中存储单元的总数，构成了该存储芯片的存储容量，存储器容量通常以储芯片的存储容量，存储器容量通常以字节字节为单元，即每

6、个单元包含为单元，即每个单元包含8 8位二进位二进制数。制数。 3 3存取周期：存取周期：读存储器周期（取周期）是指存储器从接收到地址，到实现读存储器周期（取周期）是指存储器从接收到地址，到实现一次完整的读出所经历的时间，单位为一次完整的读出所经历的时间，单位为nsns。通常写操作周期与读操作周期相。通常写操作周期与读操作周期相等，故称为存取周期，因此也可以理解为存储器进行连续读或写操作所允许等，故称为存取周期，因此也可以理解为存储器进行连续读或写操作所允许的最短时间间隔。时间间隔越短，即存取周期值越小，存储器的工作速度越的最短时间间隔。时间间隔越短，即存取周期值越小，存储器的工作速度越快。快

7、。 5.1.2 5.1.2 半导体存储器芯片的主要性能指标半导体存储器芯片的主要性能指标 4 4功耗功耗 : : 一般是指每个存储单元的功耗，单位为一般是指每个存储单元的功耗，单位为W/W/单元，也有给出每单元，也有给出每块芯片总功耗的，单位为块芯片总功耗的，单位为W/W/芯片。在电池供电的计算机系统中，半导体存芯片。在电池供电的计算机系统中，半导体存储器的功耗越少越好。储器的功耗越少越好。 5 5电源电源 : : 电源是指存储器芯片工作时需要外加的电压及其种类。有的芯电源是指存储器芯片工作时需要外加的电压及其种类。有的芯片只需要单一的片只需要单一的+5+5伏电源，有的芯片需用多种电源，如伏电

8、源，有的芯片需用多种电源，如+12+12伏和伏和+5+5伏两种电源。伏两种电源。内存条的外加电压一般小于内存条的外加电压一般小于5 5伏，可以降低功耗。伏，可以降低功耗。 5.2 5.2 半导体存储器芯片的结构与原理半导体存储器芯片的结构与原理 5.2.1 5.2.1 存储器芯片中地址译码的两种方式存储器芯片中地址译码的两种方式 存储器芯片内部通常由存储器芯片内部通常由三个三个部分组成：部分组成：地址译码电路地址译码电路、存储存储阵列阵列和和读读/ /写控制逻辑电路写控制逻辑电路。地址译码有。地址译码有单译码单译码方式和方式和双译码双译码方式方式两种。两种。 1 1存储器芯片容量的计算存储器芯

9、片容量的计算 存储器芯片中每个存储单元具有一个唯一的地址，每个存存储器芯片中每个存储单元具有一个唯一的地址，每个存储单元可存储储单元可存储1 1位或多位二进制数据，存储器芯片的容量与存位或多位二进制数据，存储器芯片的容量与存储器芯片的地址线和数据线有关，设芯片的地址线条数为储器芯片的地址线和数据线有关，设芯片的地址线条数为M M，芯片的数据线条数为芯片的数据线条数为N N，则存储器芯片容量，则存储器芯片容量R R为存储单元数乘以为存储单元数乘以存储单元的位数。即：存储单元的位数。即：【例【例5-15-1】 存储器芯片地址线存储器芯片地址线1313条，数据线条，数据线8 8条，求存储器芯条，求存

10、储器芯片的存储容量。片的存储容量。 解：存储容量解：存储容量 = 2= 21313 8 8位位 = 8KB= 8KB CEOEWE 操作操作备注备注 1 无操作无操作 0 0 1RAMCPU操作操作CPU读存储器操作读存储器操作 0 1 0CPURAM操作操作CPU写存储器操作写存储器操作 0 1 1无操作无操作 0 0 0非法非法CPU不可能并行读、写存储器不可能并行读、写存储器2 2存储器芯片逻辑图存储器芯片逻辑图D7D0 (数据线数据线)A9A0 (地址线地址线)CE(片选线片选线)(读允许读允许)(写允许写允许)OEWE存储器存储器芯片芯片表表5-1 5-1 静态静态RAMRAM存储器

11、芯片的工作方式存储器芯片的工作方式3 3存储器芯片的地址译码方式与存储阵列存储器芯片的地址译码方式与存储阵列（1）单译码方式 A6 A7 W255 D7 W0 D0 D6 A0 基本存储电路基本存储电路 外部数据线外部数据线 内内部部数数据据线线 D7D0 读读/写写控制电控制电路路 地址译码器地址译码器 图图5-3 5-3 存储器芯片的单译码结构图存储器芯片的单译码结构图 4 4存储器芯片的地址译码方式与存储阵列存储器芯片的地址译码方式与存储阵列 （2）双译码方式 存储阵列为存储阵列为3232行行6464列，存储总列，存储总容量是容量是32328 88 8 bit = 256Bbit = 2

12、56B二进二进制信息。与单译制信息。与单译码结构的存储器码结构的存储器总容量相等，而总容量相等，而且仍然保证每次且仍然保证每次可以读可以读/ /写写8bit8bit二进制信息。二进制信息。 基本存储电路基本存储电路 外部数据线外部数据线D7D0 A7A6A0A3A5A4A1 A2X31 X30 X0 D7 D6D5 D0 D7 D6D5 D0Y7Y0X方向译码方器 Y方向译码方器 读/写控制电路 图图5-4 5-4 存储器芯片的双译码结构图存储器芯片的双译码结构图比较项比较项单译码结构单译码结构双译码结构双译码结构外部数据线外部数据线88外部地址线外部地址线88每次读每次读/写二进制位写二进制

13、位数数88存储容量存储容量256B256B译码器个数译码器个数12内部译码输出线内部译码输出线25632+8 = 40表表5-2 5-2 两种译码结构的比较两种译码结构的比较5 5存储器芯片的读存储器芯片的读/ /写控制逻辑写控制逻辑 （1）片选可以用或表示，写允许信号可以用或表示，读允许 信号可以用或表示。（2）当片选有效时，CPU才能对存储器执行读/写操作。 图图5-5 5-5 读读/ /写控制逻辑写控制逻辑 （3 3）门）门&1&1和和&2&2不可能同时有效，当其中一个有效时允许相应的缓冲器工作，不可能同时有效，当其中一个有效时允许相应的缓冲器工作，另外一

14、个缓冲器处于高阻状态，另外一个缓冲器处于高阻状态，RAMRAM芯片的数据线每次只能和内部输入数据线芯片的数据线每次只能和内部输入数据线连通，或者与输出数据线连通，但不可能同时都连通。连通，或者与输出数据线连通，但不可能同时都连通。CSRD WR 操作操作&1输出输出&2输出输出备注备注1 无操作无操作000 0 1RAMCPU操作操作018个输出三态门打开，读个输出三态门打开，读RAM0 1 0CPURAM操作操作108个输入三态门打开，写个输入三态门打开，写RAM0 1 1无操作无操作000 0 0非法非法11CPU不可能并行读、写存储不可能并行读、写存储器器表表5-3 5-

15、3 读读/ /写控制电路的操作表写控制电路的操作表5.2.2 5.2.2 静态随机存取存储器静态随机存取存储器 静态随机存储器（静态随机存储器（Static RAMStatic RAM，SRAMSRAM）按产生时间和工）按产生时间和工作方式来分，静态随机存储器分为异步静态随机存储器作方式来分，静态随机存储器分为异步静态随机存储器（Async SRAMAsync SRAM）和同步突发静态随机存储器（）和同步突发静态随机存储器（Sync Burst Sync Burst SRAMSRAM）两类。）两类。 由于由于SRAMSRAM需要用较多的晶体管来存储一位二进制数，因需要用较多的晶体管来存储一位二

16、进制数，因而，在一定的纳米制造技术下，而，在一定的纳米制造技术下，SRAMSRAM容量比容量比DRAMDRAM容量低，但容量低，但是，是，SRAMSRAM比比DRAMDRAM的存取时间短很多，所以，静态随机存储器的存取时间短很多，所以，静态随机存储器可用于计算机主板上的二级高速缓存（可用于计算机主板上的二级高速缓存（CacheCache）。）。 1 1概述概述 2 2Intel 6264Intel 6264静态存储器静态存储器 A12A0: 13条地址线，均为输入线D7D0: 数据线，双向传输CE: 片选信号WE: 写允许信号OE: 输出允许信号，都是输入线，低电平有效VCC: 电源输入端，工

17、作电压是+5VGND: 接地端NC: 示此引脚未使用 双译码结构 9位行地址和4位列地址，每次读/写8位二进制数 图图5-6 Intel 62645-6 Intel 6264引脚图引脚图5.2.3 5.2.3 只读存储器只读存储器 1 1掩膜式只读存储器掩膜式只读存储器 根据对存储内容的要求设计出相应的掩膜板，用这种掩膜根据对存储内容的要求设计出相应的掩膜板，用这种掩膜板进行编程，制作完成的板进行编程，制作完成的ROMROM，用户只能读出，不能修改。，用户只能读出，不能修改。2 2可编程只读存储器可编程只读存储器 可编程只读存储器可编程只读存储器PROMPROM只能写入只能写入一次。例如，存储

18、元由一只三极管组一次。例如，存储元由一只三极管组成，还有熔点较低的熔丝串接在每只成，还有熔点较低的熔丝串接在每只存储三极管的某一电极上，如串接在存储三极管的某一电极上，如串接在发射极上。通过熔断与否来存储逻辑发射极上。通过熔断与否来存储逻辑1 1或或0 0。图图5-7 5-7 可编程只读存储器可编程只读存储器 ROMROM的存储元的存储元3 3紫外线擦除可编程只读存储紫外线擦除可编程只读存储EPROMEPROM EPROM EPROM的基本存储单元大多采用浮置栅场效应管（的基本存储单元大多采用浮置栅场效应管（MOSMOS），简称），简称为为FAMOSFAMOS，FAMOSFAMOS有有P P沟

19、道和沟道和N N沟道两种，沟道两种，P P沟道沟道FAMOSFAMOS与绝缘栅增强与绝缘栅增强型型P P沟道金属氧化物半导体（沟道金属氧化物半导体（MOSMOS）三极管有些相似，如图）三极管有些相似，如图5-8(a)5-8(a)所示，不过，它没有引出栅极，它的栅极由多晶硅构成，多晶硅所示，不过，它没有引出栅极，它的栅极由多晶硅构成，多晶硅被绝缘的被绝缘的SiO2SiO2所包围，多晶硅置于浮动状态。所包围，多晶硅置于浮动状态。 图图5-8 P5-8 P沟道浮置栅沟道浮置栅MOSMOS管管 初始状态下，浮置栅上没有电荷，漏极与源极是断开的，在行初始状态下，浮置栅上没有电荷，漏极与源极是断开的，在行

20、线输出高电平的情况下，图线输出高电平的情况下，图5-8(b)5-8(b)的位线上仍然输出逻辑的位线上仍然输出逻辑1 1电平。电平。如果源极和衬底接地，在如果源极和衬底接地，在D D和和S S之间加编程的负脉冲电压，由于漏端之间加编程的负脉冲电压，由于漏端形成的形成的PNPN结施加反向电压而瞬间产生雪崩击穿，获得足够能量的电结施加反向电压而瞬间产生雪崩击穿，获得足够能量的电子会穿过绝缘层，注入到多晶硅上，当施加的负脉冲电压撤除后。子会穿过绝缘层，注入到多晶硅上，当施加的负脉冲电压撤除后。 多晶硅上的电子在室温和无光照的情况下会长期保留，因此，多晶硅上的电子在室温和无光照的情况下会长期保留，因此，

21、漏、源之间的正电荷形成的导通沟道会长期存在。于是，在位线上漏、源之间的正电荷形成的导通沟道会长期存在。于是，在位线上会读出逻辑会读出逻辑0 0。图图5-8 P5-8 P沟道浮置栅沟道浮置栅MOSMOS管管 3 3紫外线擦除可编程只读存储器紫外线擦除可编程只读存储器A12A0: 地址线O7O0: 8位数据线CE: 片选，低电平有效OE: 输出允许信号，低电平有效VCC: 外加的工作电压（+5V）VPP: 编程脉冲电压，在编程时接12 25V电压PGM: 编程控制端有效，即为低电平 图图5-9 EPROM 27645-9 EPROM 2764的引脚图的引脚图CEOEPGM引脚引脚方式方式VPPVC

22、C数据端操作数据端操作读出读出低低低低高高5V5V数据输出数据输出输出禁止输出禁止低低高高高高5V5V高阻高阻备用备用高高5V5V高阻高阻编程输入编程输入低低高高低电平（大低电平（大约约45ms宽）宽）12.5V5V数据输入数据输入校验校验低低低低高高12.5V5V数据输出数据输出编程禁止编程禁止高高12.5V5V高阻高阻表表5-4 Intel 2764 EPROM5-4 Intel 2764 EPROM工作方式工作方式5.2.4 5.2.4 可在线读可在线读/ /写的非易失性存储器写的非易失性存储器 1 1闪存存储器闪存存储器闪存（Flash Memory）是一种具备大容量、高速度、高存储密

23、度、非易失性的存储器，在断电情况下仍能保持所存储的数据信息，反复擦写可达1万次。 （1）闪存的主要特性 片内设有命令寄存器和状态寄存器，因此具有内部编程控制逻辑，控制擦除与编程操作； 可以按字节、区块或页面快速进行擦除和编程，也可以按整片进行擦除和编程； 可在线进行擦除和编程； 通过设置不同命令使闪存进入不同的工作方式，有整片擦除、按页擦除、整片编程、按页编程、字节编程等。 （2）闪存单元电路的结构 闪存单元电路的结构除了有一个类似于上述闪存单元电路的结构除了有一个类似于上述EPROMEPROM的浮置栅的浮置栅G G1 1之外，还有一个带有引出电极的栅极之外，还有一个带有引出电极的栅极G G2

24、 2，使用了，使用了P P衬底，漏、源是衬底，漏、源是n n掺杂，在掺杂，在G G1 1栅和源极之间有一小面积的氧化层，其厚度极薄，可产栅和源极之间有一小面积的氧化层，其厚度极薄，可产生隧道效应。生隧道效应。 图图5-10 5-10 闪存单元电路的结构示意图与逻辑符号闪存单元电路的结构示意图与逻辑符号 G G2 2栅极栅极 S S源线源线 D D漏极漏极 控制栅控制栅G G2 2 浮置栅浮置栅G G1 1 P P衬底衬底 N+N+ N+N+ G G2 2 D D S S 初始状态下浮置栅初始状态下浮置栅G G1 1上没有聚集电荷，假设它为逻辑上没有聚集电荷，假设它为逻辑“1”1”状状。如果要将

25、。如果要将“1”1”状态转变为状态转变为“0”0”状态，则需要状态，则需要“编程编程”，实现写，实现写“0”0”的操作。即：的操作。即：G G2 2栅和源极电压栅和源极电压V VGSGS与与V VDSDS都加正电压，都加正电压，V VGSGSVVDSDS，在，在G G2 2与源极之间，有来自源极的负电荷穿过浮置栅极与硅基层之间的与源极之间，有来自源极的负电荷穿过浮置栅极与硅基层之间的绝缘层，经过隧道向绝缘层，经过隧道向G G1 1栅扩散，使栅扩散，使SiOSiO2 2所包围的多晶硅聚集负电荷所包围的多晶硅聚集负电荷，可以称为，可以称为“0”0”状态。状态。图图5-10 5-10 闪存单元电路的

26、结构示意图与逻辑符号闪存单元电路的结构示意图与逻辑符号 G G2 2栅极栅极 S S源线源线 D D漏极漏极 控制栅控制栅G G2 2 浮置栅浮置栅G G1 1 P P衬底衬底 N+N+ N+N+ G G2 2 D D S S2 2电擦除只读存储器电擦除只读存储器 新工艺的电擦除可编程只读存储器新工艺的电擦除可编程只读存储器EEPROMEEPROM与闪存类似，它也是与闪存类似，它也是双层栅结构，其主要区别是：双层栅结构，其主要区别是：EEPROMEEPROM的的G G1 1栅和漏极之间有一小面积栅和漏极之间有一小面积的氧化层，而不是在的氧化层，而不是在G G1 1栅和源极之间。厚度极薄的氧化层

27、可以降低栅和源极之间。厚度极薄的氧化层可以降低势垒，产生隧道效应。势垒，产生隧道效应。 写写“1”1”操作，即擦除操作，源极与操作，即擦除操作，源极与G G2 2栅极均接地，漏极加编栅极均接地，漏极加编程脉冲电压，程脉冲电压，G G1 1栅聚集负电荷向漏极扩散。栅聚集负电荷向漏极扩散。 写写“0”0”操作，在操作，在D D、S S之间形成导通沟道。操作：源极与漏极之间形成导通沟道。操作：源极与漏极均接地，均接地，G G2 2栅极加编程脉冲电压，栅极加编程脉冲电压，G G1 1栅聚集负电荷。栅聚集负电荷。v两者都是非易失性存储器； vFLASH和EEPROM的最大区别是FLASH按扇区操作，EE

28、PROM可以按字节操作； vFLASH的电路结构较简单，同样容量占芯片面积较小，成本自然比EEPROM低，因而适合用作程序存储器； vEEPROM则更多的用作非易失的数据存储器； v用FLASH做数据存储器也行，但操作比EEPROM麻烦的多； vFlash写入的速度快一些。3. EEPROM3. EEPROM、FLASH EPROMFLASH EPROM两者之间的主要区别两者之间的主要区别5.2.5 5.2.5 动态随机存取存储器（动态随机存取存储器（DRAMDRAM） 计算机的内存主要由内存条组成，内存条主要由动态存储器计算机的内存主要由内存条组成，内存条主要由动态存储器芯片连接而成。芯片连

29、接而成。2GB DDR3 13332GB DDR3 1333内存正面和背面内存正面和背面 1 1单管动态存储单元电路单管动态存储单元电路 图图5-13 5-13 单管动态存储单元电路原理图单管动态存储单元电路原理图 VCC VCC 行选择信号行选择信号单管存储电路单管存储电路T0 + CT0 + C - -T1 T3T1 T3 读出再生放大器读出再生放大器 T2 T4T2 T4 T5 T5 列开关管列开关管 列选择线列选择线 I/OI/O线线 写入操作：写入操作：当行、列选择信号均为高电平时，当行、列选择信号均为高电平时，T T5 5、T T0 0两只开关管导通。两只开关管导通。 如果如果I/

30、OI/O数据线上输入逻辑数据线上输入逻辑0 0电平，则电平，则T T1 1管截止，由管截止，由T T1 1、T T3 3所构所构成的反相器则输出高电平，并通过导通的成的反相器则输出高电平，并通过导通的T0T0管对电容管对电容C C充满电荷，充满电荷，视为存入逻辑视为存入逻辑0 0。 读出操作：读出操作：行、列选择信号均为有效的高电平，行、列选择信号均为有效的高电平，T T5 5、T T0 0两只开关管导通。两只开关管导通。如果电容如果电容C C中存储有电荷，经中存储有电荷，经T T0 0管后传送到管后传送到T T2 2的栅极，在的栅极，在T T2 2漏极漏极输出一个的低电平，经过输出一个的低电

31、平，经过T T5 5管被读出；管被读出；同时，同时，T T1 1、T T3 3管组成的反相器输出一个标准的高电平经管组成的反相器输出一个标准的高电平经T T0 0对对C C充充电，实现了对电容电，实现了对电容C C的补充充电的补充充电再生（刷新）。再生（刷新）。 刷新操作刷新操作 ：“刷新刷新”操作每次刷新动态存储器中的一行，由行地址有效选操作每次刷新动态存储器中的一行，由行地址有效选中中DRAMDRAM中某一行，将此行中的所有二进制信息全部实现一次刷中某一行，将此行中的所有二进制信息全部实现一次刷新操作。新操作。 2 2DRAMDRAM的电路结构的电路结构 图中列举了图中列举了6464行行6

32、464列的存列的存储阵列；储阵列； 存储阵列中的基本存储单元由存储阵列中的基本存储单元由单管动；单管动； 态存储单元电路组成，采用双态存储单元电路组成，采用双译码结构；译码结构； 在在6464位列译码线上对应有位列译码线上对应有6464只开关，分别控制每列上只开关，分别控制每列上6464个单个单管动态存储单元电路；管动态存储单元电路； 每列上有一个该列公用的读出每列上有一个该列公用的读出再生放大电路，这再生放大电路，这6464个读出再生个读出再生放大电路各承担一列的放大电路各承担一列的I/OI/O及再及再生放大的作用。生放大的作用。图图5-14 DRAM5-14 DRAM结构图结构图3 3DR

33、AMDRAM的刷新方式的刷新方式4 4内存条的技术规格内存条的技术规格5.3 5.3 微型计算机中内部存储器的组织微型计算机中内部存储器的组织 表表5-7 Intel5-7 Intel系列微处理器数据、地址总线及存储器容量表系列微处理器数据、地址总线及存储器容量表 微处理器（CPU）数据总线宽度地址总线宽度存储器容量微处理器（CPU）数据总线宽度地址总线宽度存储器容量808616201MB80386EX162664MB80888201MB8048632324GB8018616201MBPentium64324GB801888201MBPentium Pro-Core264324GB802861

34、62416MBPentium Pro-Core2(若允许扩展寻址若允许扩展寻址)643664GB80386SX162416MB64位扩展的位扩展的Pentium系系列列64401TB80386DX32324GB5.3.1 85.3.1 8位和位和1616位微机的内存组织位微机的内存组织 1 18 8位和位和1616位数据总线的内存组织位数据总线的内存组织 不同微处理器组成的存储器结构是不相同的，这与微处理器的不同微处理器组成的存储器结构是不相同的，这与微处理器的内部结构有关，与微处理器的数据总线有关。内部结构有关，与微处理器的数据总线有关。 奇地址存储体奇地址存储体偶地址存储体偶地址存储体D7

35、D0D15D8D7D08位位8位位8位位1MB8MB8MB8088微处理器微处理器8086微处理器（微处理器（1MB）80286微处理器（微处理器（16MB）80386SL微处理器（微处理器（32MB）00000H00002HFFFFEH00001HFFFFFFHFFFFFHFFFFFDHFFFFDHFFFFFBH000005H000003H000001H000000H 000002H000004HFFFFFAHFFFFFCHFFFFFEH8 8位和位和1616位微机的存储器组织位微机的存储器组织2 2字、位扩展字、位扩展 （1 1）片选信号及行、列地址）片选信号及行、列地址 v微机中存储器的

36、总容量一般远大于存储器芯片的容量,因此，一个存储器系统往往由多片存储器芯片组成 v通常由CPU的高位地址译码产生片选，而低位地址送给存储器芯片的地址输入端，以提供存储芯片内部的行、列地址。 2 2字、位扩展字、位扩展 （2 2）存储器的字扩展）存储器的字扩展 正因为一个存储器系统往往由多片存储器芯片组成，一般由CPU的高位地址译码产生片选，可以选择若干存储芯片。对存储器的字节数进行了扩充，称其为字扩充。 0Y图图5-18 5-18 存储器字扩展连接的示意图存储器字扩展连接的示意图 2 2字、位扩展字、位扩展 （2 2）存储器的位扩展）存储器的位扩展 由于存储器芯片的数据线比CPU的数据线少，需

37、要选用几片存储器才能满足CPU数据线的宽度，因此，称这种存储器连接的方式为位扩展。 图图5-19 5-19 存储器位扩展连接的示意图存储器位扩展连接的示意图 3 31616位微机采用字、位扩展方式与存储器连接位微机采用字、位扩展方式与存储器连接 图图5-20 165-20 16片片6264 SRAM6264 SRAM芯片与芯片与80868086系统的连接系统的连接几点说明几点说明 第一，第一，8086 CPU8086 CPU的引脚的引脚AD1AD15 5ADAD0 0是地址与数据复用线，是地址与数据复用线， 1616条引脚条引脚AD1AD15 5ADAD0 0既作地址线又作数据线使用。在一个总

38、线既作地址线又作数据线使用。在一个总线 周期，周期，80868086系统通过地址锁存器，首先将地址信息送出系统通过地址锁存器，首先将地址信息送出CPUCPU， 并被外部地址锁存器（寄存器）将地址信息寄存下来，然后这并被外部地址锁存器（寄存器）将地址信息寄存下来，然后这 1616条引脚作为数据线使用，从而实现了地址信息与数据信息的条引脚作为数据线使用，从而实现了地址信息与数据信息的 分离。分离。 几点说明几点说明 第二，第二，8086 CPU8086 CPU总线控制器产生了新的控制信号，产生的控总线控制器产生了新的控制信号，产生的控制信号有存储器读信号，低电平有效；存储器写信号，也是制信号有存储

39、器读信号，低电平有效；存储器写信号，也是低电平有效。低电平有效。 MEMRMEMW&WRRDM/IO图图5-21 5-21 存储器读与存储器写信号产生的原理图存储器读与存储器写信号产生的原理图 几点说明几点说明 第三，对地址线、数据线及控制线进行相应的驱动等。经变第三，对地址线、数据线及控制线进行相应的驱动等。经变换驱动后生成的地址线、数据线及控制线便组成了换驱动后生成的地址线、数据线及控制线便组成了80868086的系的系统总线。统总线。（1 1）读）读/ /写控制线的连接写控制线的连接 （2 2）地址线连接的原理）地址线连接的原理 （3 3）数据线连接的分析）数据线连接的分析 5.

40、3.2 325.3.2 32位微机的内存组织位微机的内存组织 1 13232位数据总线的内存组织位数据总线的内存组织 图图5-22 325-22 32位内存组织的示意图位内存组织的示意图几点说明几点说明 二、二、3232位数据线分为位数据线分为4 4字节，分别接到每一个存储体。字节，分别接到每一个存储体。每个存储体内的地址分布都是不连续的，均间隔每个存储体内的地址分布都是不连续的，均间隔3 3字字节地址，而相邻存储体的地址分布都是连续的，构成节地址，而相邻存储体的地址分布都是连续的，构成了了4 4个存储体之间的地址交叉，有利于个存储体之间的地址交叉，有利于CPUCPU访问访问8 8位、位、16

41、16位及位及3232位位3 3种规格的数据，也有利于提高种规格的数据，也有利于提高CPUCPU访问存访问存储器的速度。储器的速度。 一、32位地址总线（A31A2、 、 、 、 ）可寻址内存地址范围为00000000HFFFFFFFFH，存储器共计分为四个存储体，每个存储体存储容量为1GB。0BE1BE2BE3BE3BE2BE1BE0BE字节允许字节允许要访问的数据位要访问的数据位自动重复自动重复D31D24D23D16D15D8D7D01110N1101N1011D23D16Y0111D31D24Y1100N1001N0011D31D24D23D16Y1000N0001N0000N3BE0B

42、E表表5-85-8 和字节数据传输的对应关系和字节数据传输的对应关系2 26464位数据总线的内存组织位数据总线的内存组织 图图5-23 645-23 64位数据总线的内存组织示意图位数据总线的内存组织示意图5.4 5.4 高速缓冲存储器高速缓冲存储器 5.4.1 5.4.1 高速缓冲存储器（高速缓冲存储器（CacheCache）的基本原理）的基本原理 1 1CacheCache的结构的结构 微处微处理器理器 L L1 1CacheCache L L2 2CacheCache CacheCache控制器控制器 主存主存储器储器 图图5-24 Cache5-24 Cache的结构的结构一个一个C

43、ache存储器系统由四部分组成：存储器系统由四部分组成：主存储器，它由存取主存储器，它由存取速度较慢的速度较慢的DRAM组成；主板上的组成；主板上的Cache存储器，它由存取存储器，它由存取速度很快的速度很快的SRAM芯片来实现；微处理器内部的高速缓冲存芯片来实现；微处理器内部的高速缓冲存储器；以及储器；以及Cache控制器等。控制器等。设置设置Cache的目的的目的：是要使主存的平均访问时间尽可能接近是要使主存的平均访问时间尽可能接近Cache的访问时间，保证在大多数情况下，的访问时间，保证在大多数情况下，CPU访问访问Cache而不是访问主存。而不是访问主存。Cache解决了解决了CPU与

44、内存之间速度不匹配与内存之间速度不匹配的问题，提高了系统访问存储器的总体速度。的问题，提高了系统访问存储器的总体速度。2 2CacheCache命中率的分析命中率的分析 命中率的表达式如式（命中率的表达式如式（5-25-2）所示，其中，）所示，其中，h h为命中率，为命中率，N Nc c表示在某一程序执行期间表示在某一程序执行期间CPUCPU访问访问CacheCache的总次数，的总次数，N Nm m表示表示在同一段时间内在同一段时间内CPUCPU访问主存的总次数。访问主存的总次数。 ccmNhNN3 3CacheCache存储器芯片上的标识存储器芯片上的标识 例如，微机系统中静态例如，微机系

45、统中静态RAMRAM的容量有的容量有8K8K8 8位（位（64Kbit64Kbit）、）、32K32K8 8（256Kbit256Kbit）位、）位、64K64K8 8（512Kbit512Kbit）位等芯片，存取时）位等芯片，存取时间为间为15ns15ns到到30ns30ns。以。以“XX256-15”XX256-15”为例，说明静态为例，说明静态SRAMSRAM芯片上芯片上标注的含义，其中标注的含义，其中“256”256”表示容量（单位为表示容量（单位为KbitKbit），），“15”15”表示存取时间（单位为表示存取时间（单位为nsns）。在表示）。在表示SRAMSRAM存储器容量的数值

46、存储器容量的数值中，中，“64”64”与与“65”65”相同，都表示该芯片的容量为相同，都表示该芯片的容量为64Kbit64Kbit，即，即8KB8KB。同理，。同理，“256”256”与与“257”257”的含义也相同，即该芯片的容的含义也相同，即该芯片的容量为量为32KB32KB。 如华硕如华硕 PVI686SP3PVI686SP3主板上使用的主板上使用的SRAMSRAM芯片为芯片为W24257AK-15W24257AK-15，即该芯片的容量为即该芯片的容量为32K32K8 8位，存取速度为位，存取速度为15ns15ns。 5.4.2 Cache5.4.2 Cache组织方式组织方式 Ca

47、cheCache比主存容量小很多，它保存的内容只是主存中的一比主存容量小很多，它保存的内容只是主存中的一个子集。个子集。 CacheCache与主存每次交换数据是以与主存每次交换数据是以CacheCache中的一行为单位，或中的一行为单位，或者说以主存中一个数据块为单位。者说以主存中一个数据块为单位。 CacheCache与主存之间交换数据全部由硬件自动实现，在与主存之间交换数据全部由硬件自动实现，在CacheCache中，被保存的主存块应选择最佳的存放方式存放到中，被保存的主存块应选择最佳的存放方式存放到CacheCache中，以便硬件快速地自动检索，迅速判断命中与否。从而，中，以便硬件快速

48、地自动检索，迅速判断命中与否。从而，达到提高达到提高CPUCPU访问访问CacheCache速度的目的。速度的目的。 当当CPUCPU访问访问CacheCache未命中，而且未命中，而且CacheCache已满时，主存中新的已满时，主存中新的数据块要置换出数据块要置换出CacheCache中的某一行，这都涉及中的某一行，这都涉及CacheCache的的组织组织方式方式与与置换策略置换策略。 CacheCache的组织方式分为的组织方式分为直接映像方式、全相联映像方式和直接映像方式、全相联映像方式和组相联映像方式组相联映像方式三种。三种。（1 1）直接映像方式）直接映像方式 （Direct Ma

49、ppingDirect Mapping） 即一个主存块只能映像（复制）到即一个主存块只能映像（复制）到CacheCache的一个规定的行内，的一个规定的行内，而不可能映像到其他任意一行内。而不可能映像到其他任意一行内。 图图5-25 5-25 直接映像直接映像CacheCache的组织与映像的组织与映像 （2 2）全相联映像方式（）全相联映像方式（Fully Associative-mappingFully Associative-mapping） 它是把主存储器划分成若干字节数量相等的数据块，主存中某一块的内容它是把主存储器划分成若干字节数量相等的数据块，主存中某一块的内容可以映像到可以映像

50、到CacheCache中的任意一行中，而不是规定的中的任意一行中，而不是规定的CacheCache行中，这样，就需要每行中，这样，就需要每块存储的字节数与块存储的字节数与CacheCache中任意一行内能存储的字节数相等。中任意一行内能存储的字节数相等。 图图5-26 5-26 全相联全相联CacheCache的组织与映像的组织与映像（3 3）组相联映像方式）组相联映像方式 （Set-associative MappingSet-associative Mapping） 为了克服前面两种映像方式的缺点，采用了一种折中方案，它是将为了克服前面两种映像方式的缺点，采用了一种折中方案，它是将Cach

51、eCache分成分成u u组，每组有组，每组有p p行，主存块存放到哪一组是固定的，至于存放到组内哪一行，主存块存放到哪一组是固定的，至于存放到组内哪一行则是任意的。行则是任意的。 图图5-27 5-27 组相联映像的组相联映像的CacheCache组织组织两种主要的置换策略两种主要的置换策略 （1 1）最不经常使用算法）最不经常使用算法-时间上时间上 什么是最不经常使用算法（什么是最不经常使用算法（Least Frequently UsedLeast Frequently Used，LFULFU）？）？ （2 2）近期最少使用算法）近期最少使用算法-次数上次数上 什么是近期最少使用算法（什么

52、是近期最少使用算法（Least Recently UsedLeast Recently Used，LRULRU）？）？5.4.3 Cache5.4.3 Cache控制器控制器82385823858238582385芯片是为芯片是为8038680386系统设计的一种性能良好的系统设计的一种性能良好的CacheCache控制器，它控制器，它有有132132条引脚，其中，有一条引脚条引脚，其中，有一条引脚W/ W/ ：当其接地线时，当其接地线时，8238582385芯片控制芯片控制CacheCache工作在直接映像方式；工作在直接映像方式；当其接高电平时，当其接高电平时，8238582385芯片控制

53、芯片控制CacheCache工作在工作在2 2路组相联映像方式；路组相联映像方式；本节只介绍本节只介绍8238582385芯片控制芯片控制CacheCache工作在工作在2 2路组相联映像方式的结路组相联映像方式的结构与原理。构与原理。D 8238582385芯片在芯片在CacheCache中，能够通过其内部目录实现中，能够通过其内部目录实现4GB4GB主存和主存和32KBCache32KBCache之间的映像。处理之间的映像。处理CacheCache被命中或没有命中的情况，处理被命中或没有命中的情况，处理CacheCache的数据更新等。的数据更新等。 图图5-285-28中，高速缓存容量中

54、，高速缓存容量32KB32KB，分为，分为2 2路（路（A A路和路和B B路），每路），每路路16KB16KB，每路，每路512512组，分为组，分为0 0组组511511组，每组组，每组3232字节，分为字节，分为8 8块，每块块，每块4 4字节。字节。图图5-285-28 8238582385芯片控制的芯片控制的2 2路组相联子系统路组相联子系统5.5 5.5 外部存储器外部存储器 5.5.1 5.5.1 硬盘存储器硬盘存储器 1 1硬盘驱动器接口硬盘驱动器接口 （1 1）IDEIDE接口接口（2 2）SATASATA硬盘驱动器接口硬盘驱动器接口 （3 3）SCSISCSI接口接口2 2

55、硬盘结构硬盘结构 硬磁盘存储器简称硬盘，也称温彻斯特磁盘机（简称温盘），是一种采用硬磁盘存储器简称硬盘，也称温彻斯特磁盘机（简称温盘），是一种采用先进技术研制的由若干可移动磁头和若干固定盘片等组合的磁盘机。先进技术研制的由若干可移动磁头和若干固定盘片等组合的磁盘机。 图图5-31 5-31 硬盘组成及盘面扇区划分的示意图硬盘组成及盘面扇区划分的示意图3 3硬盘容量及分区大小的算法硬盘容量及分区大小的算法 硬盘主要技术指标包括硬盘主要技术指标包括存储密度、平均存取时间、数据传输率存储密度、平均存取时间、数据传输率及及存储容存储容量量。存储密度高，相对硬盘的体积小、容量大。平均存取时间等于平均找道

56、。存储密度高，相对硬盘的体积小、容量大。平均存取时间等于平均找道时间与平均等待时间之和，其值越小越好。数据传输率等于磁盘存储器在单时间与平均等待时间之和，其值越小越好。数据传输率等于磁盘存储器在单位时间内向主机传送数据的字节数。存储容量计算公式如下：位时间内向主机传送数据的字节数。存储容量计算公式如下： 存储容量存储容量 = = 磁头数磁头数柱面数柱面数扇区数扇区数扇段可存储字节数扇段可存储字节数【例【例5-25-2】 某硬盘的磁盘组有某硬盘的磁盘组有1010个盘片，个盘片，2020个可用盘面都有个可用盘面都有400400个磁道（柱个磁道（柱面数），且分为面数），且分为6060个扇区，每个扇段

57、可存储个扇区，每个扇段可存储512512字节，求硬盘的总存储容量。字节，求硬盘的总存储容量。 解：存储容量解：存储容量 = 20= 204004006060512B = 245.76MB512B = 245.76MB 由于硬盘生产商和操作系统换算不太一样，硬盘厂家以由于硬盘生产商和操作系统换算不太一样，硬盘厂家以1010进位进位的办法来换算，向大单位换算，每次除以的办法来换算，向大单位换算，每次除以10001000；而操作系统是；而操作系统是以以2 2进位制来换算，向大单位换算，每次除以进位制来换算，向大单位换算，每次除以10241024。硬盘厂家算法和操作系统计算结果比较如下：硬盘厂家算法和

58、操作系统计算结果比较如下：硬盘厂家计算得：硬盘厂家计算得：80023749120 Bytes /1000= 80023749.12080023749120 Bytes /1000= 80023749.120 KB =KB = 80023.749120 MB80023.749120 MB操作系统计算得：操作系统计算得：80023749120 Bytes /1024= 78148192.5 KB80023749120 Bytes /1024= 78148192.5 KB = = 76316.594238281 MB76316.594238281 MB5.5.2 5.5.2 光盘存储器光盘存储器1

59、1光盘上记录二进制信息的格式光盘上记录二进制信息的格式 光盘上记录二进制信息的格式如图光盘上记录二进制信息的格式如图5-325-32所示。只有凹坑端部的所示。只有凹坑端部的前沿和后沿代表逻辑前沿和后沿代表逻辑1 1，凹坑和非凹坑处描述的都是逻辑，凹坑和非凹坑处描述的都是逻辑0 0，而且，而且凹坑和非凹坑处的长度描述了逻辑凹坑和非凹坑处的长度描述了逻辑0 0的个数。的个数。 图图5-32 5-32 光盘上记录二进制信息的格式光盘上记录二进制信息的格式标准标准应用应用容量容量备注备注CD-DA音乐节目音乐节目播放播放74min红皮书（红皮书（Red Book）标准）标准CD-ROM存储图、文、声存

60、储图、文、声像等像等650MB黄皮书（黄皮书（Yellow Book）标准）标准CD-I存储图、文、声存储图、文、声像等像等760MB绿皮书（绿皮书（Green Book）标准）标准CD-R读写图、文、声读写图、文、声像等像等橙皮书（橙皮书（Orange Book）标准）标准VCD存储影视节目存储影视节目播放播放70min，MPEG-I白皮书（白皮书（White Book）标准）标准LD存储影视节目存储影视节目200min蓝皮书（蓝皮书（Blue Book）标准）标准DVD存储影视节目存储影视节目4.717GB, MPEG-MPEG-索尼索尼+飞利浦（飞利浦（Sony+Philips Book）标准）标准2 2光盘的种类光盘的种类 （1 1）光