第2章 硬件基础新

1、第第2 2章章 本节课学习要点本节课学习要点vPLD的分类的分类vPROM、PLA、PAL、GAL的工作原理的工作原理vCPLD的结构和工作原理的结构和工作原理PLDPLD的发展历程的发展历程 熔丝编程的熔丝编程的PROM和和PLA器件器件 AMD公公司推出司推出PAL器件器件 GAL器件器件 FPGA器器件件 EPLD器器件件 CPLD器器件件 内嵌复杂内嵌复杂功能模块功能模块的的SoPC 20世纪世纪70年代年代 20世纪世纪70年代末年代末 20世纪世纪80年代初年代初 20世纪世纪80年代中期年代中期 20世纪世纪80年代末年代末 进入进入20世纪世纪90年代后年代后 2.1 PLD

2、概述概述 PLDPLD的分类的分类 可编程逻辑器件（PLD） 简单 PLD 复杂 PLD PROM PAL PLA GAL CPLD FPGA 图图2-2 按集成度按集成度(PLD)分类分类 2.1 PLD 概述概述 PLDPLD的分类的分类 从编程工艺上划分从编程工艺上划分: : (1) 熔丝工艺。熔丝工艺。(2) EPROM，紫外线擦除电可编程逻辑器件，其，紫外线擦除电可编程逻辑器件，其工作时用较高电压编程，用紫外线擦除，可编程几十工作时用较高电压编程，用紫外线擦除，可编程几十次。次。(3) EEPROM，电可擦写编程器，其工作时，用，电可擦写编程器，其工作时，用较高电压编程，用电擦除，编

3、程次数稍多。较高电压编程，用电擦除，编程次数稍多。2.1 PLD 概述概述 (4) SRAM，静态随机存储器，可实现无数次擦写，编程速度、编程要求优于前几种方法，但由于具有易失性，因此需专门配置芯片。 (5) Flash，电可擦除编程ROM，既具有EPROM结构简单、编程可靠的优点，又具有EEPROM擦除快速、集成度高的优点。2.1 PLD 概述概述 电路符号表示电路符号表示 图图2-3 常用逻辑门符号与现有国标符号的对照常用逻辑门符号与现有国标符号的对照 2.1 PLD 概述概述 电路符号表示电路符号表示 图图2-4 PLD的互补缓冲器的互补缓冲器 图图2-5 PLD的互补输入的互补输入 图

4、图2-6 PLD中与阵列表示中与阵列表示 图图2-7 PLD中或阵列的表示中或阵列的表示 图图2-8 阵列线连接表示阵列线连接表示 2.1 PLD 概述概述 PLD 乘积项原理v 人们通过研究发现，任何组合逻辑电路都人们通过研究发现，任何组合逻辑电路都可以由与门可以由与门-或门两级电路构成，而只要在组合或门两级电路构成，而只要在组合逻辑电路中引入能够记忆电路状态的存储单元逻辑电路中引入能够记忆电路状态的存储单元或延迟单元，例如触发器、锁存器等，就可以或延迟单元，例如触发器、锁存器等，就可以构成时序逻辑电路。由此人们提出了一种可编构成时序逻辑电路。由此人们提出了一种可编程逻辑电路结构，即乘积项程

5、逻辑电路结构，即乘积项(Product-Terms)可可编程逻辑结构，其原理图如图所示。编程逻辑结构，其原理图如图所示。2.1 PLD 概述概述 PLD 乘积项原理基本基本PLD器件的原理结构图器件的原理结构图 输入缓冲电路与阵列或阵列输出缓冲电路输入输出2.1 PLD 概述概述 v【例2.1】 实现一个如下的逻辑函数：Y=ABAB Z=AB解 (1) 要实现上面的逻辑函数，则该PLD需要包括2个输入和2个输出。(2) 由于PLD输入电路包括输入缓冲器，故可以直接实现A、A、B、B。PLD 乘积项原理2.1 PLD 概述概述 (3) 观察布尔表达式可以看出，要实现以上逻辑功能，需3个乘积项：A

6、B、AB、AB，将与门阵列相应位置的连接线进行编程连接即可。(4) 同理，根据布尔表达式，对或门阵列相应位置进行编程连接，即可得到相应的输出信号Y、Z，编程后的PLD结构图如图所示。PLD 乘积项原理编程后的结构图PLD 乘积项原理PROM PROM PROM基本结构基本结构 地址译码器存储单元阵列0A1A1nA0W1W1pW0F1F1mFnp2低密度低密度PLDPLD2.2简单可编程逻辑器件PROM PROM 0111201110110.AAAWAAAWAAAWnnnn PROM中的地址译码器是完成中的地址译码器是完成PROM存储阵列的行的选择，存储阵列的行的选择，其逻辑函数是：其逻辑函数是

7、： 低密度低密度PLDPROM PROM 行单元的值列是存储单元阵列第而，其中11 2 1, 1pmMpmpn01, 011, 111, 1101 , 011 , 111 , 1100, 010, 110, 10WMWMWMFWMWMWMFWMWMWMFmmpmpmpppp.低密度低密度PLDPROM PROM 与阵列（不可编程）或阵列（可编程）0A1A1nA0W1W1pW0F1F1mFnp2PROM的逻辑阵列结构的逻辑阵列结构 低密度低密度PLDPROM PROM PROM表达的表达的PLD阵列图阵列图 与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F1010AACAAS低密度

8、低密度PLDPROM PROM 用用PROM完成半加器逻辑阵列完成半加器逻辑阵列 01110100AAFAAAAF与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F低密度低密度PLDPLA PLA PLA逻辑阵列示意图逻辑阵列示意图 与阵列（可编程）或阵列（可编程）0A1A1A1A0A0A1F0F低密度低密度PLDPLA PLA PLA与与 PROM的比较的比较 0A1A1F0F2A2F0A1A1F0F2A2F低密度低密度PLDPAL PAL PAL结构结构 PAL的常用表示的常用表示 0A1A1F0F0A1A1F0F低密度低密度PLDGAL GAL GAL GAL即通用阵列逻辑器

9、件，首次在即通用阵列逻辑器件，首次在PLDPLD上采用了上采用了EEPROMEEPROM工艺，使得工艺，使得GALGAL具有电可擦除重复编程的特点，具有电可擦除重复编程的特点，彻底解决了熔丝型可编程器件的一次可编程问题。彻底解决了熔丝型可编程器件的一次可编程问题。GALGAL在在“与与- -或或”阵列结构上沿用了阵列结构上沿用了PALPAL的与阵列可编程、或的与阵列可编程、或阵列固定的结构，但对阵列固定的结构，但对PALPAL的输出的输出I/OI/O结构进行了较大的结构进行了较大的改进，在改进，在GALGAL的输出部分增加了输出逻辑宏单元的输出部分增加了输出逻辑宏单元OLMC(Output M

10、acro Cell)OLMC(Output Macro Cell)。 低密度低密度PLDv 下图是GAL22V10的OLMC内部逻辑图，从图中看出，OLMC中除了包含或门阵列和D触发器之外，还多了两个多路选择器，其中4选1多路选择器用来选择输出方式和输出极性，2选1多路选择器用来选择反馈信号，而这些多路选择器的输出由两位可编程特征码S1、S2来控制。v GAL22V10的OLMC内部逻辑图CPLDCPLD的结构与可编程原理的结构与可编程原理 MAX7000系列的单个宏单元结构系列的单个宏单元结构 2.3复杂可编程逻辑器件CPLDMAX7128S的结构的结构 1 1逻辑阵列块逻辑阵列块(LAB)

11、 (LAB) CPLDCPLD的结构与可编程原理的结构与可编程原理 宏单元宏单元 全局时钟信号全局时钟信号全局时钟信号由高电平有效的时钟信号使能全局时钟信号由高电平有效的时钟信号使能 用乘积项实现一个阵列时钟用乘积项实现一个阵列时钟CPLDCPLD的结构与可编程原理的结构与可编程原理逻辑阵列逻辑阵列MAX7000MAX7000系列中的宏单元系列中的宏单元 乘积项选择矩阵乘积项选择矩阵可编程寄存器可编程寄存器 扩展乘积项扩展乘积项 共享扩展乘积项结构共享扩展乘积项结构 CPLDCPLD的结构与可编程原理的结构与可编程原理扩展乘积项扩展乘积项 并联扩展项馈送方式并联扩展项馈送方式 共享扩展项共享扩

12、展项 并联扩展项并联扩展项 2 2可编程连线阵列可编程连线阵列(PIA) (PIA) PIA信号布线到信号布线到LAB的方式的方式 CPLDCPLD的结构与可编程原理的结构与可编程原理3 3I/OI/O控制块控制块 EPM7128S器器件的件的I/O控制块控制块 上次课程内容回顾vPLD的分类的分类vPROM、PLA、PAL、GAL的工作原理的工作原理vCPLD的结构和工作原理的结构和工作原理本次课程学习要点vFPGA的结构和工作原理的结构和工作原理v硬件测试技术硬件测试技术vCPLD与与FPGA的编程与配置方法的编程与配置方法FPGA: Field Programmable Gate Arr

13、ay2.4 现场可编程门阵列 FPGAFPGA是现场可编程门阵列（Field Programmable Gate Array)现今市面上绝大部分的FPGA都是Altera或者是Xilinx的，因此大部分设计师使用的也都是这两家旗下的产品-基于SRAM查找表的FPGA。FPGA结构与工作原理基于查找表（基于查找表（LUT)的的FPGA的结构的结构vCyclone器件：由器件：由LAB、嵌入式存储器块、嵌入式存储器块、I/O单元、单元、底层嵌入功能单元、互联线和时钟网络构成。底层嵌入功能单元、互联线和时钟网络构成。v逻辑阵列块（逻辑阵列块（LAB）：）：10个个LE（逻辑单元）构成。（逻辑单元）构

14、成。v逻辑单元（逻辑单元（LE）：查找表（）：查找表（LUT）、进位链逻辑和）、进位链逻辑和一个可编程的寄存器构成。一个可编程的寄存器构成。CycloneCyclone系列器件的结构与原理系列器件的结构与原理 图图 Cyclone LE结构图结构图 查找表原理v一个一个N输入查找表输入查找表 (LUT，Look Up Table)可以实现可以实现N个输入变量个输入变量的任何逻辑功能，如的任何逻辑功能，如 N输入输入“与与”、 N输入输入“异或异或”等。等。v输入多于输入多于N个的函数、个的函数、方程必须分开用几个查方程必须分开用几个查找表（找表（ LUT）实现）实现查找表原理（续）查找表原理查

15、找表原理在FPGA中，实现组合逻辑电路功能的基本电路是查找表(Look-Up-Table，LUT)和数据选择器，而触发器仍是实现时序逻辑电路的基本电路。LUT实质上就是一个SRAM。目前FPGA中使用较多的是4个输入、1个输出的LUT，所以每一个LUT可以看成是一个4根地址线的161位的SRAM。v利用SRAM实现组合逻辑函数时，只需列出真值表，输入作为地址，输出作为存储内容，将内容按地址写入即可。具体步骤如例2.2所示。【例2.2】 利用LUT实现函数F=ABC+ABCD+AC。解 首先列出F的真值表，如表2-1所示。查找表原理查找表原理查找表原理查找表原理查找表原理查找表原理将F的值写入S

16、RAM中(如下图)，这样，每输入一组ABCD信号进行逻辑运算，就相当于输入一个地址进行查表，就可以找出地址对应的内容，并将其输出，在输出F端便得到该组输入信号逻辑运算的结果。v图 四输入查找表JTAGJTAG边界扫描测试边界扫描测试 引引 脚脚描描 述述功功 能能TDI测试数据输入测试数据输入(Test Data Input)测试指令和编程数据的串行输入引脚。数据在测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。的上升沿移入。TDO测试数据输出测试数据输出(Test Data Output)测试指令和编程数据的串行输出引脚，数据在测试指令和编程数据的串行输出引脚，数据在TCK的下降

17、沿移出。如果数据没有被移出时，该引脚处于的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。高阻态。TMS测试模式选择测试模式选择(Test Mode Select)控制信号输入引脚，负责控制信号输入引脚，负责TAP控制器的转换。控制器的转换。TMS必须在必须在TCK的上升沿到来之前稳定。的上升沿到来之前稳定。TCK测试时钟输入测试时钟输入(Test Clock Input)时钟输入到时钟输入到BST电路，一些操作发生在上升沿，而另电路，一些操作发生在上升沿，而另一些发生在下降沿。一些发生在下降沿。TRST测试复位输入测试复位输入(Test Reset Input)低电平有效，异步复位边界扫描电路低电平有效，异步复位边界扫描电路(在在IEEE规范中，规范中，该引脚可选该引脚可选)。表表 边界扫描边界扫