实验五--计时器和倒计时的系统设计

1、开课单位适用年级、专业课程名称主讲教师实验名称学 号桂林电子科技大学实验报告2015-2016学年第二学期海洋信息工程学院13级电子信息工程EDA技术与应用覃琴计时器和倒计时器系统设计1316030515魏春梅实验五计时器和倒计时的系统设计一、实验目的 掌握用Verilog HDL文本输入法设计计时电路的方法，并听歌电路仿真和硬件验证，进一步了解计 时器的功能和特性。 掌握用Verilog HDL文本输入法设计倒计时电路的方法，并听歌电路仿真和硬件验证，进一步了解 倒计时器的功能和特性。二、实验原理计时器24小时计时器的电路框图如图8.1所示。.，小时计时才的电whf24小时计时器由2个60进

2、制加计数器和1个24进制加计数器本成，输入 CLK为1Hz (s)的时钟，经过60 进制加计数后产生1分钟的进位时钟信号，在进过 60进制加计数后产生 1小时的进位时钟信号送给 24进 制加计数器进行加计数，当加计数达到 23:59:59后，再来一个秒脉冲，产生时的进位输出，将两个 60进制 加计数器和一个24进制加计数器的输出送数码管显示。 得到计时器的显示结果，其中秒脉冲有EDA实训仪 上的20MHz晶振分频得到。倒计时器24小时倒计时器的电路图8.2如下*时书H出用熄 M小胱Mil时M的噂产才国24小时倒计时器有2个60进制减计数器和一个 24进制减计数器本成，输入 CLK为1Hz (s

3、)的时钟，经 过60进制减计数产生1分钟的借位时钟信号，再经过60进制减计数后产生1小时的借位时钟信号 24进制减计数器进行减计数，当减计数到达 00:00:00后，产生时的借位输出，同时24小时进制减计数器进行减计数，并发出提醒彳t号，将两个60进制减计数器和一个 24进制减计数器的输出送数码管显示，得到倒计时的显示结果，其中，秒脉冲有EDA实训仪上的20MHz晶振分频得到。三、实验设备EDA实训仪一台计算机一台(装有 Quartus 2软件)四、实验内容计时器在Quartus 2软件中，按照实验原理中24小时计时器的电路框图，用 Verilog HDL编程设计计时器电路，然而进行编辑编译、

4、仿真、引脚设定，并下载到EDA实训仪中进行验证。注：用EDA实训仪上的20MHz晶振作为计时器时钟输入端，按键S8S6分别作为计时器的校时、 校分、校秒输入端，拨动开关S0作为计时器的清零输入端，拨动开关S1作为计时器的暂停输入端，用数码管SEG5SEG分另1J作为时、分、秒的输出端，用发光二极管L0作为进位输出端 COUT。倒计时器在Quartus 2软件中，按照实验原理中24小时倒计时器的电路框图，用Verilog HDL编程设计倒计时器电路,然后进行编辑、编译、仿真、引脚的锁定，并下载到EDA实训仪中进行验证。注：用EDA实训仪上的20MHz晶振作为计时器时钟输入端，按键S8S6分别作为

5、计时器的校时、校分、校秒输入端，拨动开关S0作为计时器的清零输入端，拨动开关 S1作为计时器的暂停输入端，用数码管SEG5SEG分另1J作为时、分、秒的输出端，用发光二极管L0作为进位输出端 COUT。五、实验预习要求复习理论课本有关计数器的内容，并认真阅读实验指导书，分析、掌握实验原理，熟悉理论课本中Quartus 2软件的使用方法。 按照实验内容的要求，编写相应的实验程序，写出相应的实验步骤。实验步骤1建立工程文件jishiqi。新建Verilog HDL文件编写60进制和24进制加减计时器。2建立波形仿真。3编译下载(1)源程序(2)六十进制加减计时器波形仿真图(3)二十四进制加减计时器

6、源程序(4)二十四进制波形仿真图(5)计时器原理图yuartus I - ClKefVftVnfVDfisktcp/LDAAhiYaiVl 31tQJ0jl5/.iiiiqi/iihiqi -, ih qi - jii'iiqi.bdfAssigtrnenU * 或七间1 Twh Mndlczz 户r'trr' llfr、l,:而试图窗口|"叶飞|均中E. |目辱金|。更 Mh CBmMnccE伺ir*50M|自ImirerTd MM而帕戈问Li 笆。族"|词始工和笛”Z.1(6)计时器原理图波形仿真波形图中红色圆圈为延时区域。 当clrn为高电平时

7、，清零10G'口/硅£飞中电5 J Q.灶稔春梅 孕疗：I 31603。$ 1 5 节海洋信息工理 # 业 0 T « * T JV间身日圆且但出£*b .仙；-BiMj * vmrvw% -S-kF 4L /!*,六、实验总结总结用Verilog HDL进行分频器和计数器电路设计的方法。此次实验为计时器。Clk是秒时钟输入端；clrn是清除输入端，低电平有效。Jm, jf, js是校正秒，分，时的输入端。下降沿有效；qm7.0、qf7.0、qs7.0分别是秒、分、时的输出端，当 sel为1时，为计时器， 当sel为0时，为到计时器。Cout是脉冲输出端。对本次实验进行总结由仿真结果得知 clrn为高电平时，输出为 0。当clrn为低电平时，sel为1时，qm7.0、qf7.0进行从0 到59加法计数；qs7.0进行从0到23加法计数。Sel为0的时候，qm7.0、qf7.0进行从0到59减法计 数；qs7.0进行从0到23减法计数。这次的实验在完成程序仿真调试过程中，出现了很多小问题，这些问题虽然简单，但真正解决起来还是比较棘手的。例如，仿真不出波形。