实验五IP核生成工具使用实验

1、实验五 IP 核生成工具使用实验 1实验背景知识IP 核生成器（CORE Generator）是 Xilinx FPGA 设计中的一个重要设计输入工具，它将原有验证过的设计模块重新利用，也就是一般的IP复用工具。它提供了大量成熟、高效的 IP 核为用户使用，这些IP核直接用 Xilinx FPGA 底层硬件原语描述。该工具可以生成用户所需的IP核，在实际工程中例化。Core Generator 可生成的 IP 核大致分为：基本模块、通信与网络模块、数字信号处理模块、数学功能模块、内存模块、微处理器、控制器与外设模块、标准与协议数据单元到复杂功能样机的众多设计，这些 IP 核是根据 Xilinx

2、 的 FPGA 器件特点和结构而设计的，直接用 Xilinx FPGA 底层硬件原语描述，充分发挥了 FPGA 的功能。（本实验是在VHDL环境下实现的）2实验目的（1）学会使用 IP 核生成工具（CORE Generator）； （2）例化组件到工程中。 3. 实验内容（1）IP 核生成工具（CORE Generator）生成双口 BlockRAM； （2）将生成的内存例化到工程中； （3）进行行为仿真并在板卡上验证设计； 4. 实验准备（1）将光盘下03. Examples of Program 实验程序目录下的01. ISE9.1 文件夹拷贝到E：盘根目录下； （2）将 USB 下载电缆

3、与计算机及 XUPV2Pro 板的 J8 连接好； （3）将 RS232 串口线一端与计算机连接好，另一端与板卡的 J11 相连接； （4）启动计算机后，将 XUPV2Pro 板的电源开关 SW11 打开到 ON 上。观察 XUPV2Pro 板上的2.5V，3.3V，1.5V 的电源指示灯是否均亮，若有不亮的，请断开电源，检查电源； （5）打开超级终端。 5实验步骤 (1) 生成 ROM 初始化文件1）选择 Start Programs Xilinx ISE 9.1i Project Navigator，进入 ISE 的 Project Navigator 环境；。 2）选择 File Ope

4、n Project，并指向如下目录，选择 coregen_lab.ise 打开工程； Verilog 使用者: E:labs veriloglab5 coregen_lab VHDL 使用者: E:labs vhdllab 5 coregen_lab 3）用文件编辑器打开lab5 目录下的Assembler 文件包中的program.psm 汇编范本文件。在 task #3 部分写段代码，来完成响应来自按键的信号：LOAD s1,ascii_CR;OUTPUT s1,uart_data_tx;LOAD s1,ascii_LF;OUTPUT s1,uart_data_tx;lab task #2

5、;write code to output a short(10 characters; or less ) message to the serial port.loop: INPUT s1,switch_in ; OUTPUT s1,leds_out ;rs232_echo: INPUT s1,data_present; XOR s1,s0; JUMP Z,loop; INPUT s1,uart_data_rx; OUTPUT s1,uart_data_tx; JUMP loop;并使用 cd 命令指向如下的汇编编译器的目录下，输入 kcpsm3 program.psm 命令，如图所示。完

6、成后汇编编译器生成了一些文件，包括“.COE”的文件，是用来初始化 Core Generator 产生的内存； cd E:01. ISE9.1xupv2prolabsvhdllab5Assembler 图5-1 操作示意 (2) 生成 BLOCK RAM IP 核 1） 单击工程 Sources 窗口中的顶层文件 loopback.vhd，然后双击 Processes 窗口中的 Create New Source，弹出的新资源对话框，选择 IP (CoreGen & Architecture Wizard)，在 File Name 栏输入文件名称 program； 图5-2 操作示意2） 单击

7、 Next 按钮后，在选择 Core Type 对话框中,展开 Memories & Storage Elements, 展开 RAMs & ROMs, 选择 Block Memory Generator v2.1，单击 Next按钮； 图5-3 操作示意3） 弹出核信息窗口，单击 Finish 按钮后，弹出 CORE Generator system GUI 对话框，并按照以下要求配置双口存储块核，并单击 Next 按钮； Component Name: program Memory Type: Dual Port ROM 图5-4 操作示意4）选择以下参数，然后单击 Next 按钮； Re

8、ad Width: 18 Read Depth: 1024 Enable: Always Enabled 图5-5 操作示意5）选择以下参数，然后点击 Next 按钮； Read Width: 18 Read Depth: 1024 Enable: Always Enabled 图5-6 操作示意6） 选择 Load Init File ，单击 Browse 按钮打开 lab5 目录下的 Assembler 文件包中program.coe 文件, 单击 next 按钮，然后单击 finish 按钮； 图5-7 操作示意7) 在 ISE 工程窗口生成以下信息； 图5-8 信息显示 (3) Blo

9、ck RAM 核的例化 1) 双击工程Sources 窗口的loopback.vhd 文件，并选择Edit 下拉菜单中的Language Templates； 图5-9 操作示意2) 在弹出的 Language Templates 窗口展开 COREGEN，然后展开 VHDL Component Instantiation 并选择 program，右端则出现相应的模板； 图5-10 操作示意3) 在此模板上拷贝组件声明（从 component program 到 end component;）并粘贴到loopback.vhd 代码中的“-Insert component declaration

10、 for the Memory block here”注释的下方；4) 拷贝组件例化（从 your_instance_name : program 到最末）并粘贴到 loopback.vhd代码中的“- insert component instantiation for the Memory here”注释的下方，然后按照如下内容，修改添加的例化来完成此组件在本工程的例化； my_program : program port map ( clka = clk50MHz, addra = address, douta = instruction, clkb = 0, addrb = 00000

11、00000, doutb = open ); 5) 完成后选择 File 下拉菜单中的 Save 保存，从工程的 Sources 窗口会看到program.xco 作为一个模块加入到顶层设计文件中； 图5-11 操作示意 (4) 进行行为仿真并下载测试 1）在工程的 Sources 窗口，Sources for 选择 Synthesis/Implementation，选择工程的program.xco，然后在 Processes 窗口展开 COREGEN, 并双击 View Verilog/VHDL Functional Model。这个文件所涉及的模块在进行行为仿真的时候是自动从 ISE 的P

12、roject Navigator 软件的 XilinxCoreLib 的仿真库中调用的； 2）在工程的 Sources 窗口，Sources for 选择 Behavioral Simulation，并双击打开testbench.vhd/v 测试激励文件。展开 Processes 窗口中的 Xilinx ISE Simulator，右键单击Simulate Behavioral Model，并选择Properties，弹出的对话框将“Property display level ”选项选择“Advanced”，“Proterty Name” 选项中 Simulation Run Time 输入

13、 50000 ns，如下图所示。单击 OK 按钮； 图5-12 操作示意3）双击 Simulate Behavioral Model，观察生成的波形是否正确，是否与所写测试激励所要的结果相符合； 4）在工程的 Sources 窗口，单击工程顶层文件 loopback.vhd/v 文件，展开 Processes窗口中的 Generate Programming file，然后双击 Configure Device (iMPACT)。弹出 iMPACT 对话框后，选择 Configure Devices using Boundary-Scan (JTAG)，然后单击 Finish 按钮。 图5-13 操作示意5）当等到弹出 Assign New Configuration File 对话框后，前两个器件都选择 bypass按钮，最后一个