使用 PlanAhead Design 工具提高设计性能

1、使用 planahead design 工具提高设计性能越来越多的客户在 planahead 设计分析工具提供的层次化设计办法学中找到解决计划。planahead 软件为 设计流程增强了可视性和控制。通过解决物理方面（介于规律综合和实现工艺之间）的问题，您可在您的设计结果中实现性能的提高。虽然先进的 fpga 综合产品为几百万门设计提供极高的自动优化水平，许多设计者仍需要具有更多启发性的技术，以达到最佳性能目标。通过提供早期分析和布局规划 (floorplanning)功能，planahead 设计工具可以施加物理约束，以协助控制设计的初始实现。实现后，planahead 软件可以分析布局和时

2、序结果，以改进用于完成设计的布局规划。您可以用法来自导入结果的物理约束，在后续实现尝试期间锁定布局。这些约束可用于创建可重用 ip，连同锁定布局，一同用于其它设计。planahead 设计办法提供了性能、生产力以及结果的可重复性。凭借其层次化设计流程，planahead 软件可让您削减运行 par 然后返回 rtl 与综合的反复次数。相反，您可以分析设计并在实现之前解决物理方面的问题。更少的时光，更快的结果planahead 用户通常可以实现 10-15% 的性能提升，有些用户甚至可以实现更高。此外，设计者还发觉他们可以在一个紧凑的器件中额外加入 10% 的规律。更快的性能与更高的利用率的结合

3、意味着可以用法更小更廉价的器件，或者以更低的速度等级实现设计目标。planahead 设计工具可在缩短总设计时光的同时，还在结果中增强一定的全都性水平。通过利用以前的布局规划或增量设计技术，您可以以更少的时光执行设计反复，实现可重复的结果。您还可以利用胜利结果，将它们锁定下来或在其它设计中重用。解决真正麻烦的性能问题所需要的绝不仅仅是增强新的菜单项或脚本能力。planahead 软件通过用法各种视图（见图 1）展示设计数据，提供了一个完整的环境，使该层次化办法实现交互并易于用法。这些自立的视图可以互相结合用法，从而允许您迅速识别和扫瞄关键设计对象和信息。图 1：planahead 软件提供了设

4、计的不同视图，以显示物理层次、属性、网表与约束、器件封闭引脚、原理图及更多。可视化确定性能瓶颈planahead 环境通过显示 i/o 互连和物理块（或 “pblock”）网束 (net bundle)，提供了洞察设计数据流的能力。您可以按照信号数量控制网束的色彩和线厚。这使您能简单地在贯通设计的囫囵数据流中确定具有大量衔接的 pblock。然后您可以实行校正措施，避免布线拥塞故障点，并将具有大量衔接的 pblock 相近放置或将它们合并。您还可显示时钟区，并在布局规划时用法它来优化各个时钟或最大程度地降低器件中的功耗。通过将时钟隔离到特地的时钟区，它们可以运行得更快，并消退了为其它时钟区供电

5、的需要。您可以在设计过程中的各个阶段用法 planahead 设计工具的分析和探测环境。最初，您可以在实现之前分析设计。planahead 软件提供了一个静态时序引擎 timeahead，用于讨论设计在时序方面的可行性。您还可以通过调节纯规律延迟，在不举行互连的状况下，用法估量的布线延迟执行分析。这可以让您看清晰设计中存在多大的时序容差。然后您可以在 planahead 环境中编辑和精调时序约束。这些相同的分析结果可以协助确定哪些规律应组合在一起并举行布局规划。针对布局规划，您可对路径举行规律排序、组合和挑选，还可以用法同一 timeahead 环境处理从 trce 导入的时序结果，trce

6、是赛灵思 ise 软件中的时序评估工具。您可以查看和修改为设计指定的时序约束。您可以在编辑器中将全部 ise 时序约束定义为新约束。这可以使约束指定变得更简单，由于您不必再记住特地的约束格式了。您可以在运行任何 ise 实现工具之前，将其与 timeahead 一起用法以验证和优化约束集。planahead 设计工具提供了可视辅助，以协助您理解物理实现结果。设计规章检查 (drc) 功能可协助您及早捕捉错误。它还会对未正确利用某些器件资源（如 virtex -4 fpga 中的 xtreme 切片或 ram）的设计举行标志。通过将问题区域可视化，您可以在 rtl 侧或物理实现侧迅速解决问题，而

7、不必继续重复举行 rtl 与综合。您可以对各个规律模块举行挑选性地高亮显示，以更好地了解它们放置的位置，以及创建在规律最集中区域的pblock。您可以高亮显示故障时序路径，以可视化和了解您的设计中发生了什么物理问题。 planahead 软件包含了量度图 (metric map)，以迅速确定设计的故障区域（图 2）。这些可能与时序或利用率有关。这对您在试图确定设计中要关注的区域以实现规律压缩或时序衔接性时会很实用。图 2：量度图提供了设计中各种潜在问题区域的热量度显示。当前量度包括 pblock 和布局后设计级的利用率和时序检查。planahead 设计工具允许您讨论设计中的衔接性。您在设计中

8、挑选一个特定的网络、pblock 或实例后，可以通过单击鼠标高亮显示全部衔接到选定元素的网络。在挑选一个实例或 pblock 后，全部衔接到该元素的网络都将被高亮显示。这一过程可以继续，以挑选和扩展规律锥形。运行“显示衔接性”将高亮显示衔接到选定实例的下一级网络。这是一种挑选从某个特定实例或 i/o 端口开头的规律锥区的简易办法，从而可真正实现对设计层次优势的利用。. 然后解决性能问题囫囵主意是要提供一个综合环境，以分析时序问题并轻松约束该规律以避开或订正该问题。您可以用法来自 timeahead 或 trce 的时序结果举行布局规划，通过协助确定哪些规律应组合在一起并举行布局规划来举行更好的

9、性能设计。关键路径通常穿越规律层次。planahead 软件支持自立于规律层次的物理层次，从而使您可将设计中随意位置的规律组合在一起并有效地举行布局规划。planahead 软件还提供了资源利用估算功能，以协助确定 pblock 的尺寸和外形。同样这些统计资料还可报告时钟信息、供给链和 prm 适应尺寸以及各种其它实用信息。planahead 设计工具提供了自动布局能力，如基于规律层次的自动分区和自动 pblock 尺寸确定与放置。因为用法单个 pblock 矩形来包含所需的器件资源通常很困难，因此可以用法多个矩形创建非矩形-线性外形。planahead 软件还允许您在 pblock 内创建

10、pblock，或创建“子”pblock，以协助更好地维护设计层次。器件容量可通过压缩 pblock 的规律举行提高。您可以用法以下两种办法中的一种来实现。一种办法是用法称为 compression 的赛灵思 area_group 属性。area_group 是一种设计实现约束，支持将设计分成用于映射、打包、布局和布线的物理区域。用法 compression 属性将导致 ise mapper 将无关的规律打包成未用法的 clb 站。用法它时请当心，由于它会对时序产生副作用。充实性能的最佳策略是压缩非时序关键型规律，从而在器件中腾出更多空间用于时序关键型规律。其次种选项是用法 planahead

11、功能对在 pblock 上自立运行 par。 您可以持续缩减 pblock 尺寸，直到 par 失败。这将尽可能紧地压缩和打包块内规律，以腾出器件空间。一个 virtex-4 布局规划示例planahead 设计工具可允许您轻松地导入布局和时序结果。通过该信息，您可以查看和排序时序报告中的关键路径，并用法原理图或器件视图对路径举行可视化显示。一旦确定故障路径，您可以高亮显示布局规划中的全部路径实例，以确定原理图视图中的全部路径实例。图 3 显示了一个针对 virtex-4 fx140 器件的设计的布局规划。在显示中，我们高亮显示了一条特定路径上未能满足时序要求的触发器。因为它们在器件中分布太广

12、，设计实现产生了无法接受的长延迟。因为在 virtex-4 fpga 中存在大量的时序域，因此这是一种普遍状况。图 3：初始 virtex-4 fpga 布局规划，高亮显示开头未满足时序的路径通过挑选这些触发器中的每个触发器，并将它们限制到单个 pblock 中，您可以调整和优化该 pblock的尺寸和位置，从而缩短关键路径的延迟， 4 所示。须要时，您甚至可以创建嵌套 pblock，从而创建一种子/主层次来进一步约束子模块，以获得额外的性能提升。按照捕捉规律的资源需求，您可以将关键规律锁定位置，以实现对须要资源的最佳拜访。图 4：在对与该路径相关的全部基元举行约束后，您可以对 pblock 举行优化，以使该路径达到所需的时序要求。结论您可拜访 来下载 planahead 软件的免费评估版本。该 30 天评估版使您可彻低获得全部 planahead 特性和功能性。该站点还允许您查看产品演示，下载白皮书，或只是了解更多信息。赛灵思还提供 planahead quicksta