2022年度最新版计算机组成原理白中英本科生试题库整理附答案

1、一、选择题1从器件角度看，计算机经历了五代变化。但从系统构造看，至今绝大多数计算机仍属于（ B）计算机。A并行B冯·诺依曼C智能   D串行2某机字长32位，其中1位表达符号位。若用定点整数表达，则最小负整数为（A）。A-(231-1)B-(230-1)C-(231+1)D-(230+1)3如下有关运算器描述，（ C ）是对旳。A只做加法运算B只做算术运算C算术运算和逻辑运算D只做逻辑运算4 EEPROM是指（D ）A读写寄存器   B只读寄存器C闪速寄存器   D电擦除可编

2、程只读寄存器5常用虚拟寄存系统由（B ）两级寄存器构成，其中辅存是大容量磁表面寄存器。Acache-主存B主存-辅存Ccache-辅存 D通用寄存器-cache6 RISC访内指令中，操作数物理位置一般安排在（D ）A栈顶和次栈顶B两个主存单元C一种主存单元和一种通用寄存器D两个通用寄存器7目前CPU由（B ）构成。A控制器B控制器、运算器、cacheC运算器、主存D控制器、ALU、主存8流水CPU是由一系列叫做“段”解决部件构成。和具有m个并行部件CPU相比，一种m段流水CPU吞吐能力是（A  ）。A具有相似水平B不具有相似水平C不不小于前者D不小于前者9在集中式总线仲裁

3、中，（A ）措施响应时间最快。A独立祈求   B计数器定期查询   C菊花链D分布式仲裁10 CPU中跟踪指令后继地址寄存器是（C  ）。A地址寄存器   B指令计数器C程序计数器   D指令寄存器11从信息流传播速度来看，（A ）系统工作效率最低。A单总线   B双总线C三总线D多总线12单级中断系统中，CPU一旦响应中断，立即关闭（C ）标志，以避免本次中断服务结束前同级其他中断源产生另一次中断进行干扰。A中断许可 

4、60; B中断祈求C中断屏蔽   DDMA祈求13下面操作中应当由特权指令完毕是（B ）。A设立定期器初值B从顾客模式切换到管理员模式C开定期器中断D关中断14冯·诺依曼机工作基本措施特点是（B  ）。A多指令流单数据流B按地址访问并顺序实行指令C堆栈操作D存贮器按内容选择地址15在机器数（B  ）中，零表达形式是唯一。A原码B补码C移码D反码16在定点二进制运算器中，减法运算一般通过（ D ）来实现。A原码运算二进制减法器B补码运算二进制减法器C原码运算十进制加法器D补码运算二进制加法器17某计算机字长32位，其

5、寄存容量为256MB，若按单字编址，它寻址范畴是（ D ）。A064MBB032MBC032MD064M18主存贮器和CPU之间增长cache目旳是（A  ）。A解决CPU和主存之间速度匹配问题B扩大主存贮器容量C扩大CPU中通用寄存器数量D既扩大主存贮器容量，又扩大CPU中通用寄存器数量19单地址指令中为了完毕两个数算术运算，除地址码指明一种操作数外，另一种常需采用（ C ）。A堆栈寻址措施   B立即寻址措施C隐含寻址措施   D间接寻址措施20同步控制是（ C ）。A只适合用于CPU控制措

6、施B只适合用于外围设备控制措施C由统一时序信号控制措施D所有指令实行时间所有相似措施21描述PCI总线中基本概念不对旳句子是（CD  ）。APCI总线是一种和解决器无关高速外围设备BPCI总线基本传播机制是猝发式传送CPCI设备一定是主设备D系统中只许可有一条PCI总线22 CRT辨别率为1024×1024像素，像素颜色数为256，则刷新寄存器容量为（ B ）A512KB   B1MB   C256KB   D2MB23为了便于实现多级中断，保存现场信息最有效措施是采用（&#

7、160;B ）。A通用寄存器   B堆栈   C寄存器   D外存24特权指令是由（C  ）实行机器指令。A中断程序   B顾客程序   C操作系统核心程序   DI/O程序25虚拟寄存技术核心解决寄存器（ B ）问题。A速度   B扩大寄存容量   C成本   D前三者兼顾26引入多道程序目旳在于（

8、0;A ）。A充足运用CPU，减少等待CPU时间B提高实时响应速度C有助于代码共享，减少主辅存信息互换量D充足运用寄存器27下列数中最小数是（C  ）A（101001）2B（52）8 C（101001）BCDD（233）1628某DRAM芯片，其寄存容量为512×8位，该芯片地址线和数据线数目是（ D ）。A8，512B512，8C18，8 D19，829在下面描述汇编语言基本概念中，不对旳表述是（ D ）。A对程序员训练规定来说，需要硬件知识B汇编语言对机器依托性高C用汇编语言编写程序难度比高档语言小D汇编语言编写程序实行速度比高档

9、语言慢30交叉寄存器实质上是一种多模块寄存器，它用（ A ）措施实行多种独立读写操作。A流水   B资源反复   C顺序   D资源共享31寄存器间接寻址措施中，操作数在（B  ）。A通用寄存器   B主存单元   C程序计数器   D堆栈32机器指令和微指令之间关系是（ A ）。A用若干条微指令实现一条机器指令B用若干条机器指令实现一条微指令C用一条微指令实现一条机器指令D用一条机器指

10、令实现一条微指令33描述多媒体CPU基本概念中，不对旳是（ CD ）。A多媒体CPU是带有MMX技术解决器BMMX是一种多媒体扩展构造CMMX指令集是一种多指令流多数据流并行解决指令D多媒体CPU是以超标量构造为基本CISC机器34在集中式总线仲裁中，（A  ）措施对电路故障最敏感。A菊花链   B独立祈求   C计数器定期查询D35流水线中导致控制有关因素是实行（ A ）指令而引起。A条件转移   B访内   C算逻  &#

11、160;D无条件转移36 PCI总线是一种高带宽且和解决器无关原则总线。下面描述中不对旳是（ B ）。A采用同步定期合同   B采用分布式仲裁方略C具有自动配备能力   D适合于低成本小系统37下面陈述中，不属于外围设备三个基本构成部分是（ D ）。A寄存介质   B驱动装置   C控制电路   D计数器38中断解决过程中，（B  ）项是由硬件完毕。A关中断   B开中断 &#

12、160; C保存CPU现场D恢复CPU现场39 IEEE1394是一种高速串行I/O原则接口。如下选项中，（ D ）项不属于IEEE1394合同集。A业务层   B链路层   C物理层   D串行总线管理40运算器核心功能部件是（B  ）。A数据总线   BALU   C状态条件寄存器   D通用寄存器41某单片机字长32位，其寄存容量为4MB。若按字编址，它寻址范畴是（A 

13、）。A1M   B4MB   C4M   D1MB42某SRAM芯片，其容量为1M×8位，除电源和接地端外，控制端有E和R/W#，该芯片管脚引出线数目是（ D ）。A20B28C30D3243双端口寄存器因此能进行高速读/写操作，是由于采用（ D ）。A高速芯片   B新型器件C流水技术   D两套互相独立读写电路44单地址指令中为了完毕两个数算术运算，除地址码指明一种操作数以外，另一种数常需采用（ C ）

14、。A堆栈寻址措施   B立即寻址措施C隐含寻址措施   D间接寻址措施45为拟定下一条微指令地址，一般采用断定措施，其基本思想是（ C ）。A用程序计数器PC来产生后继微指令地址B用微程序计数器µPC来产生后继微指令地址C通过微指令顺序控制字段由设计者指定或由设计者指定鉴别字段控制产生后继微指令地址D通过指令中指定一种专门字段来控制产生后继微指令地址二、填空题  1  字符信息是符号数据，属于解决（ 非数值 ）领域问题，国际上采用字符系统是七单位（ASCII）码。P23  2

15、  按IEEE754原则，一种32位浮点数由符号位S（1位）、阶码E（8位）、尾数M（23位）三个域构成。其中阶码E值等于指数真值（ e ）加上一种固定偏移值（ 127 ）。P17  3  双端口寄存器和多模块交叉寄存器属于并行寄存器构造，其中前者采用（ 空间 ）并行技术，后者采用（ 时间 ）并行技术。P864 衡量总线性能核心指标是（ 总线带宽 ），它定义为总线自身所能达到最高传播速率，单位是兆字节每秒（ MB/s ）。P186 5  在计算机术语中，将ALU控制器和（ cache ）寄存器合

16、在一起称为（ CPU ）。P139  6  数真值变成机器码可采用原码表达法，反码表达法，（ 补码 ）表达法，（ 移码 ）表达法。P19 - P21  7  广泛使用（ SRAM ）和（ DRAM ）所有是半导体随机读写寄存器。前者速度比后者快，但集成度不如后者高。P66  8  反映主存速度指标三个术语是存取时间、（寄存周期）和（寄存器带宽）。P66  9  形成指令地址措施称为指令寻址，一般是（顺序）寻址，遇到转移指令时（跳跃）寻址。P123  10 

17、 CPU从（主存中）取出一条指令并实行这条指令时间和称为（指令周期）。11 定点32位字长字，采用2补码形式表达时，一种字所能表达整数范畴是（ -231次方到231次方减1 ）。P20  12 IEEE754原则规定64位浮点数格式中，符号位为1位，阶码为11位，尾数为52位，则它能表达最大规格化正数为（ +1+（1-）。P18 ？  13浮点加、减法运算环节是（ 0 操作解决  ）、（ 比较阶码大小并完毕对阶 ）、（ 尾数进行加或减运算 ）、（成果规格化并进行舍入解决  ）、（ 溢出解决  ）。P52 

18、 14某计算机字长32位，其寄存容量为64MB，若按字编址，它寄存系统地址线至少需要（ 14）条。KB=2048KB(寻址范畴)=20482  15一种组相联映射Cache，有128块，每组4块，主存共有16384块，每块64个字，则主存地址共（ 20  ）位，其中主存字块标记应为（ 8 ）位，组地址应为（ 6 ）位，Cache地址共（ 7 ）位。=16384字 2= 2= 2=128  16 CPU存取出一条指令并实行该指令时间叫（ 指令周期 ），它一般涉及若干个（ CPU周期  ），后来者又涉及若干个（ 时钟周

19、期  ）。P13117计算机系统层次构造从下至上可分为五级，即微程序设计级（或逻辑电路级）、一般机器级、操作系统级、（汇编语言）级、（高档语言）级。P13  18十进制数在计算机内有两种表达形式：（字符串）形式和（压缩十进制数串）形式。前者核心用在非数值计算应用领域，后者用于直接完毕十进制数算术运算。P19  19一种定点数由符号位和数值域两部分构成。按小数点位置不同样，定点数有（ 纯小数 ）和（ 纯整数 ）两种表达措施。P16  20对寄存器规定是容量大、速度快、成本低，为理解决这三方面矛盾，计算机采用多级寄存体系构造，即（

20、0;高速缓冲寄存器 ）、（ 主寄存器 ）、（外寄存器  ）。P66  21高档DRAM芯片增强了基本DRAM功能，存取周期缩短至20ns如下。举出三种高档DRAM芯片，它们是（ FPM-DRAM ）、（ CDRAM ）、（SDRAM）。P75  22一种较完善指令系统，应当有（数据解决）、（ 数据寄存 ）、（ 数据传送 ）、（ 程序控制 ）四大类指令。P119  23机器指令对四种类型数据进行操作。这四种数据类型涉及（ 地址 ）型数据、（ 数值 ）型数据、（ 字符

21、）型数据、（ 逻辑 ）型数据。P110 24 CPU中保存目前正在实行指令寄存器是（ 指令寄存器 ），批示下一条指令地址寄存器是（ 程序寄存器 ），保存算术逻辑运算成果寄存器是（ 数据缓冲寄冲器 ）和（ 状态字寄存器 ）。P12925 数真值变成机器码时有四种表达措施，即（ 原码 ）表达法，（ 补码 ）表达法，（ 移码 ）表达法，（ 反码 ）表达法。P19 - P21  26主寄存器技术指标有（ 寄存容量 ），（ 存取时间 ），（ 寄存周期 ），（ 寄存器

22、带宽 ）。P6727 cache和主存构成了（ 内寄存器 ），全由（ CPU ）来实现。P66  31接使用西文键盘输入中文，进行解决，并显示打印中文，要解决中文（ 输入编码 ）、（中文内码  ）和（字模码  ）三种不同样用途编码。P24三、简答题1  假设主存容量16M×32位，Cache容量64K×32位，主存和Cache之间以每块4×32位大小传送数据，请拟定直接映射措施有关参数，并画出内存地址格式。解：64条指令需占用操作码字段（OP）6位，源寄存器和目旳寄存器各4位，寻址模式（X）2位

23、，形式地址（D）16位，其指令格式如下： 31 26 25 22 21 18 17 16 15 0OP目旳源XD寻址模式定义如下：X= 0 0 寄存器寻址 操作数由源寄存器号和目旳寄存器号指定X= 0 1 直接寻址 有效地址 E= (D)X= 1 0 变址寻址 有效地址 E= (Rx)D X= 1 1 相对寻址 有效地址 E=（PC）D 其中Rx为变址寄存器（10位），PC为程序计数器（20位），位移量D可正可负。该指令格式可以实现RR型，RS型寻址功能。2  指令和数据所有用二进制代码寄存在内存中，从时空观角度答复CPU如何辨别读出代码是指令还是数据。解：计算机可以从时间和空间两方

24、面来辨别指令和数据，在时间上，取指周期从内存中取出是指令，而实行周期从内存取出或往内存中写入是数据，在空间上，从内存中取出指令送控制器，而实行周期从内存从取数据送运算器、往内存写入数据也是来自于运算器。4 用定量分析措施证明多模块交叉寄存器带宽不小于顺序寄存器带宽。证明：假设 （1）寄存器模块字长等于数据总线宽度 （2）模块存取一种字寄存周期等于T. （3）总线传送周期为 （4）交叉寄存器交叉模块数为m.交叉寄存器为了实现流水线措施寄存，即每通过时间延迟后启动下一模快，应满足 T = m, (1)交叉寄存器规定其模快数>=m,以保证启动某模快后通过m时间后再次启动该模快时，它上次存取操作

25、已经完毕。这样持续读取m个字所需要时间为t1 = T + (m 1) = m + m = (2m 1) (2)故交叉寄存器带宽为W1 = 1/t1 = 1/(2m-1) (3)而顺序措施寄存器持续读取m个字所需时间为 t2 = mT = m2× (4)寄存器带宽为W2 = 1/t2 = 1/m2× (5)比较(3)和(2)式可知，交叉寄存器带宽> 顺序寄存器带宽。10 列表比较CISC解决机和RISC解决机特点。比较内容CISCRISC指令系统复杂、庞大简朴、精简指令数目一般不小于200一般不不小于100指令格式一般不小于4一般不不小于4寻址措施一般不小于4一般不不小

26、于4指令字长不固定等长可访存指令不加限定只有LOAD/STORE指令多种指令使用频率相差很大相差不大多种指令实行时间相差很大绝大多数在一种周期内完毕优化编译实现很难较容易程序源代码长度较短较长控制器实现措施绝大多数为微程序控制绝大部分为硬布线控制软件系统开发时间较短较长11 设寄存器容量为128M字，字长64位，模块数m=8，分别用顺序措施和交叉措施进行组织。寄存周期T=200ns，数据总线宽度为64位，总线传送周期=50ns。问顺序寄存器和交叉寄存器带宽各是多少？15 PCI总线中三种桥名称是什么？简述其功能。解：PCI总线有三种桥，即HOST / PCI桥（简称HOST桥），PCI / P

27、CI桥，PCI / LAGACY桥。在PCI总线体系构造中，桥起着核心作用：（1） 它连接两条总线，使总线间互相通信。（2） 桥是一种总线转换部件，可以把一条总线地址空间映射到另一条总线地址空间上，从而使系统中任意一种总线主设备所有能看到同样一份地址表。（3） 运用桥可以实现总线间猝发式传送。17 画图阐明现代计算机系统层次构造。P13-145级高档语言级编译程序4级汇编语言级汇编程序3级操作系统级操作系统2级一般机器级微程序1级微程序设计级直接由硬件实行18 CPU中有哪几类核心寄存器？用一句话答复其功能。解：A，数据缓冲寄存器（DR）；B，指令寄存器（IR）；C，程序计算器PC；D，数据地

28、址寄存器(AR)；通用寄存器（R0R3）；F，状态字寄存器（PSW）24 简要总结一下，采用哪多种技术手段可以加快寄存系统访问速度？内存采用更高速技术手段，采用双端口寄存器，采用多模交叉寄存器 25 求证：-y补=-y补    (mod 2n+1)证明：由于x-y补=x补-y补=x补+-y补 又由于x+y补= x补+y补（mod 2 n+1） 因此y补=x+y补-x补 又x-y补=x+(-y)补=x补+-y补 因此-y补=x-y补-x补 y补+-y补= x+y补+x-y补-x补-x补=0 故-y补=-y补 (mod 2n+1)29 设由S，E，M三个域构成一种32

29、位二进制字所示非零规格化数x，真值表达为 x(-1)s×(1.M)×2E-127问：它所能表达规格化最大正数、最小正数、最大负数、最小负数是多少？解：（）最大正数 （）最小正数011 111 111111 111 111 111 111 111 111 11000 000 000000 000 000 000 000 000 000 00X=1.0×2-128 X = 1+(1-2-23)×2127 （）最大负数00 000 000000 000 000 000 000 000 000 00X=-1.0×2-128 （）最小负数111 111

30、11111 111 111 111 111 111 111 11 X= -1+(1-2-23)×2127 30 画出单级中断解决过程环节图（含指令周期）。35 写出下表寻址措施中操作数有效地址E算法。序号寻址措施名称有效地址E阐明1立即A操作数在指令中2寄存器Ri操作数在某通用寄存器Ri中3直接DD为偏移量4寄存器间接(Ri)(Ri)为主存地址批示器5基址(B)B为基址寄存器6基址偏移量(B) + D7比例变址偏移量(I) *S+ DI为变址寄存器，S比例因子8基址变址偏移量(B) + (I) +D9基址比例变址偏移量(B)+(I)*S+D10相对（PC）+DPC为程序计数器40 为

31、什么在计算机系统中引入DMA措施来互换数据？若使用总线周期挪用措施，DMA控制器占用总线进行数据互换期间，CPU处在何种状态？P253 、254为了减轻cpu对I/O操作控制，使得cpu效率有了提高。也许遇到两种状况：一种是此时CPU不需要访内，如CPU正在实行乘法命令；另一种状况是，I/O设备访内优先，由于I/O访内有时间规定，前一种I/O数据必需在下一种访内祈求到来之前存取完毕。41 何谓指令周期？CPU周期？时钟周期？它们之间是什么关系？指令周期是实行一条指令所需要时间，一般由若干个机器周期构成，是从取指令、分析指令到实行完所需所有时间。CPU周期又称机器周期，CPU访问一次内存所花时间

32、较长，因此用从内存读取一条指令字最短时间来定义。一种指令周期常由若干CPU周期构成时钟周期是由CPU时钟定义定长时间间隔，是CPU工作最小时间单位，也称节拍脉冲或T周期47 比较cache和虚存相似点和不同样点。相似点：（1）出发点相似；所有是为了提高寄存系统性能价格比而构造分层寄存体系。（2）原理相似；所有是运用了程序运营时局部性原理把近来常用信息块从相对慢速而大容量寄存器调入相对高速而小容量寄存器.不同样点：（1）侧核心不同样；cache核心解决主存和CPU速度差别问题；虚存核心是解决寄存容量问题。（2）数据通路不同样；CPU和cache、主存间有直接通路；而虚存需依托辅存，它和CPU间无

33、直接通路。（3）透明性不同样；cache对系统程序员和应用程序员所有透明；而虚存只相应用程序员透明。（4）未命名时损失不同样；主存未命中时系统性能损失要远不小于cache未命中时损失。48 设N补=anan-1a1a0，其中an是符号位。证明：当N0，an=0, 真值N=N补= an-1a1a0= 当N0，an =1，N补=1 an-1a1a0 依补码定义, 真值 N= N补2(n+1)= anan-1a1a02(n+1)= 综合以上成果有 3 设x=-18，y=+26，数据用补码表达，用带求补器阵列乘法器求出乘积x×y，并用十进制数乘法进行验证。解：符号位单独考虑：X为正符号用二进

34、制表达为 0 ，Y为负值符号用 1 表达。【X】补 = 101110 【Y】补 = 011010 两者做乘法 1 0 0 1 0 x 1 1 0 1 0 - 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 01 0 0 1 0 - 1 1 1 0 1 0 1 0 0成果化为10进制就是468 符号位进行异或操作 0异或1得 1 因此二进制成果为 1 1 1 1 0 1 0 1 0 0化为十进制就是 -468十进制检查： -18 x26= -4685 图1所示系统中，A、B、C、D四个设备构成单级中断构造，它规定CPU在实行完目前指令时转向对中断祈求进行服务。现假设：

35、  TDC为查询链中每个设备延迟时间；  TA、TB、TC、TD分别为设备A、B、C、D服务程序所需实行时间；  TS、TR分别为保存现场和恢复现场合需时间；  主存工作周期为TM；  中断批准机构在拟定一种新中断之前，先要让立即被中断程序一条指令实行完毕。试问：在保证祈求服务四个设备所有不会丢失信息条件下，中断饱和最小时间是多少？中断极限频率是多少？解：假设主存工作周期为TM，实行一条指令时间也设为TM 。则中断解决过程和各时间段图B17.3所示。当三个设备同步发出中断祈求时，依次解决设备A、B、C时间如下： tA = 2TM +3TDC +

36、 TS + TA + TR （下标分别为A,M,DC,S,A,R） tB = 2TM +2TDC + TS + TB+ TR (下标分别为B,M,DC,S,B,R）tC = 2TM + TDC + TS + TC + TR （下标分别为C,M,DC,S,C,R）达到中断饱和时间为： T = tA + tB + tC 中断极限频率为：f = 1 / T 6 某计算机有图2所示功能部件，其中M为主存，指令和数据均寄存在其中，MDR为主存数据寄存器，MAR为主存地址寄存器，R0R3为通用寄存器，IR为指令寄存器，PC为程序计数器（具有自动加1功能），C、D为暂存寄存器，ALU为算术逻辑单元，移位器可

37、左移、右移、直通传送。(1)将所有功能部件连接起来，构成完整数据通路，并用单向或双向箭头表达信息传送方向。(2)画出“ADD R1，（R2）”指令周期环节图。该指令含义是将R1中数和（R2）批示主存单元中数相加，相加成果直通传送至R1中。(3)若此外增长一种指令存贮器，修改数据通路，画出指令周期环节图。解：（1）各功能部件联结成图所示数据通路：移位器移位器DCPCaIRR3R2R1R0MARMMDRALU-+1（2）此指令为RS型指令，一种操作数在R1中，另一种操作数在R2为地址内存单元中，相加成果放在R1中。 （R2）MARMMDRD （C）+（D）R1 （PC） MARMMDRIR，（PC

38、）+ 1（R1）C译码送目前指令地址到MAR取目前指令到IR，PC+1，为取下条指令做好准备 取R1操作数C暂存器。R2中内容是内存地址从内存取出数D暂存器暂存器C和D中数相加后送R1 7 参见图1，这是一种二维中断系统，请问：  在中断状况下，CPU和设备优先级如何考虑？请按降序排列各设备中断优先级。  若CPU现实行设备C中断服务程序，IM2，IM1，IM0状态是什么？如果CPU实行设备H中断服务程序，IM2，IM1，IM0状态又是什么？  每一级IM能否对某个优先级部分设备单独进行屏蔽？如果不能，采用什么措施可达到目旳？  若设备C一提出中断祈求，

39、CPU立即进行响应，如何调节才干满足此规定？解： (1)在中断状况下，CPU优先级最低。各设备优先级顺序是:A-B-C-D-E-F-G-H-I-CPU(2)实行设备B中断服务程序时IM0IM1IM2=111；实行设备D中断服务程序时IM0IM1IM2=011。(3)每一级IM标志不能对某优先级部分设备进行单独屏蔽。可将接口中BI（中断许可）标志清“0”，它严禁设备发出中断祈求。(4)要使C中断祈求立即得到响应，可将C从第二级取出，单独放在第三级上，使第三级优先级最高，即令IM3=0即可 。8 已知x=-001111，y=+011001,求：    x补，-x补，y补，-y补

40、；    x+y,x-y,鉴定加减运算与否溢出。解： x原=100111 x补=1110001 -x补=0001111y原=0011001 y补=0011001 -y补=110011108X+y=0001010 x-y=101100013 机器字长32位，常规设计物理寄存空间32M，若将物理寄存空间扩展到256M，请提出一种设计方案。解：用多体交叉存取方案，立即主存提成8个互相独立、容量相似模块M0，M1，M2，M7，每个模块32M×32位。它们各自具有一套地址寄存器、数据缓冲器，各自以等同措施和CPU传播信息，其构成图 12 有两个浮点数N1=2j1×

41、S1,N2=2j2×S2，其中阶码用4位移码、尾数用8位原码表达（含1位符号位）。设j1=(11)2,S1=(+0.0110011)2,j2=(-10)2,S2=(+0.1101101)2，求N1+N2，写出运算环节及成果。解： (1)浮点乘法规则： N1 ×N2 =（ 2j1 ×S1）× （2j2 × S2） = 2（j1+j2） ×（S1×S2）(2)码求和： j1 + j2 = 0(3)尾数相乘： 被乘数S1 =0.1001，令乘数S2 = 0.1011，尾数绝对值相乘得积绝对值，积符号位 = 00 = 0。按无符号阵

42、乘法器运算得：N1 ×N2 = 20×0.01100011 （4）尾数规格化、舍入（尾数四位） N1 ×N2 = （+ 0.01100011）2 = （+0.1100）2×2（-01）2 9 图2所示为双总线构造机器数据通路，IR为指令寄存器，PC为程序计数器（具有自增功能），M为主存（受R/W#信号控制），AR为地址寄存器，DR为数据缓冲寄存器，ALU由加、减控制信号决定完毕何种操作，控制信号G控制是一种门电路。此外，线上标注有小圈表达有控制信号，例中yi表达y寄存器输入控制信号，R1o为寄存器R1输出控制信号，未标字符线为直通线，不受控制。 

43、; “ADDR2,R0”指令完毕(R0)+(R2)R0功能操作，画出其指令周期环节图，假设该指令地址已放入PC中。并在环节图每一种CPU周期右边列出相应微操作控制信号序列。  若将（取指周期）缩短为一种CPU周期，请先画出修改数据通路，然后画出指令周期环节图。解：（1）“ADD R2，R0”指令是一条加法指令，参与运算两个数放在寄存器R2和R0中，指令周期环节图涉及取指令阶段和实行指令阶段两部分（为简朴起见，省去了“”号左边各寄存器代码上应加括号）。根据给定数据通路图，“ADD R2，R0”指令具体指令周期环节图下图a所示，图右边部分标注了每一种机器周期中用到微操

44、作控制信号序列。（2）SUB减法指令周期环节图见下图b所示。  14 某机指令格式如下所示 X为寻址特性位：X=00：直接寻址；X=01：用变址寄存器RX1寻址；X=10：用变址寄存器RX2寻址；X=11：相对寻址设(PC)=1234H,(RX1)=0037H,(RX2)=1122H（H代表十六进制数），请拟定下列指令中有效地址：4420H    2244H    1322H    3521H解: 1）X=00 , D=20H ,有效地址E=20H 2) X=10 , D=4

45、4H ,有效地址E=1122H+44H=1166H 3) X=11 , D=22H ,有效地址E=1234H+22H=1256H 4) X=01 , D=21H ,有效地址E=0037H+21H=0058H 5）X=11 , D=23H ,有效地址 E=1234H+23H=1257H15 图1为某机运算器框图，BUS1BUS3为3条总线，期于信号如a、h、LDR0LDR3、S0S3等均为电位或脉冲控制信号。  分析图中哪些是相容微操作信号？哪些是相斥微操作信号？  采用微程序控制措施，请设计微指令格式，并列出各控制字段编码表。解：1）相容微操作信号LRSN 相斥微操作信号

46、a,b,c,d2）当24个控制信号所有用微指令产生时，可采用字段译码法进行编码控制，采用微指令格式如下（其中目地操作数字段和打入信号段可结合并公用，后者加上节拍脉冲控制即可）。 3位 3位 5位 4位 3位 2位 ××× ××× ××××× ×××× ××× ×× X 目旳操作数 源操作数 运算操作 移动操作 直接控制 鉴别 下址字段编码表如下：目旳操作数字段源操作数字段运算操作字段移位门字段直接

47、控制字段001 a, LDR0010 b, LDR1011 c, LDR2100 d, LDR3001 e010 f011 g100 hMS0S1S2S3L, R, S, Ni, j, +119 CPU实行一段程序时，cache完毕存取次数为2420次，主存完毕次数为80次，已知cache寄存周期为40ns，主存寄存周期为200ns，求cache/主存系统效率和平均访问时间。P94例620 某机器单字长指令为32位，共有40条指令，通用寄存器有128个，主存最大寻址空间为64M。寻址措施有立即寻址、直接寻址、寄存器寻址、寄存器间接寻址、基值寻址、相对寻址六种。请设计指令格式，并做必需阐明。21

48、 一条机器指令指令周期涉及取指（IF）、译码（ID）、实行（EX）、写回（WB）四个过程段，每个过程段1个时钟周期T完毕。先段定机器指令采用如下三种措施实行：非流水线（顺序）措施，标量流水线措施，超标量流水线措施。请画出三种措施时空图，证明流水计算机比非流水计算机具有更高吞吐率。P16322 CPU数据通路图1所示。运算器中R0R3为通用寄存器，DR为数据缓冲寄存器，PSW为状态字寄存器。D-cache为数据寄存器，I-cache为指令寄存器，PC为程序计数器（具有加1功能），IR为指令寄存器。单线箭头信号均为微操作控制信号（电位或脉冲），如LR0表达读出R0寄存器，SR0表达写入R0寄存器。

49、机器指令“STO R1,(R2)”实现功能是：将寄存器R1中数据写入到以（R2）为地址数存单元中。请画出该存数指令周期环节图，并在CPU周期框外写出所需微操作控制信号。（一种CPU周期含T1T4四个时钟信号，寄存器打入信号必需注明时钟序号）27 某计算机寄存系统由cache、主存和磁盘构成。cache访问时间为15ns；如果被访问单元在主存中但不在cache中，需要用60ns时间将其装入cache，然后再进行访问；如果被访问单元不在主存中，则需要10ms时间将其从磁盘中读入主存，然后再装入cache中并开始访问。若cache命中率为90%，主存命中率为60%，求该系统中访问一种字平均时间。解：

50、ta=90%tc+10%*60%(tm+tc)+10%*40%（tk+tm+tc）(m表达未命中时主存访问时间；c表达命中时cache访问时间；k表达访问外存时间)28 图1所示为双总线构造机器数据通路，IR为指令寄存器，PC为程序计数器（具有自增功能），DM为数据寄存器（受信号控制），AR为地址寄存器，DR为数据缓冲寄存器，ALU由加、减控制信号决定完毕何种操作，控制信号G控制是一种门电路。此外，线上标注有小圈表达有控制信号，例中yi表达y寄存器输入控制信号，R1o为寄存器R1输出控制信号，未标字符线为直通线，不受控制。旁路器可视为三态门传送通路。 “SUB R3，R0”指令完毕功能操作，画

51、出其指令周期环节图，并列出相应微操作控制信号序列，假设该指令地址已放入PC中。 若将“取指周期”缩短为一种CPU周期，请在图上先画出改善数据通路，然后在画出指令周期环节图。此时SUB指令指令周期是多种CPU周期?和第种状况相比，减法指令速度提高几倍？PCAR MDR R2 Y DRIR R0 X R0+ R2R0 取指实行PCo,GR/W=1R2o,G DRo,GR0o,G+，G解：ADD指令是加法指令，参与运算二数放在R0和R2中，相加成果放在R0中。指令周期环节图图A3.3涉及取指令阶段和实行指令阶段两部分。每一方框表达一种CPU周期。其中框内表达数据传送途径，框外列出微操作控制信号。，环

52、节图见左31 某加法器进位链小组信号为C4C3C2C1，低位来进位信号为C0，请分别按下述两种措施写出C4C3C2C1逻辑表达式：  串行进位措施  并行进位措施解 ： （1）串行进位措施：C1 = G1 + P1 C0 其中： G1 = A1 B1 ，P1 = A1B1C2 = G2 + P2 C1 G2 = A2 B2 ，P2 = A2B2 C3 = G3 + P3 C2 G3 = A3 B3 , P3 = A3B3C4 = G4 + P4 C3 G4 = A4 B4 , P4 = A4B4 (2) 并行进位措施：C1 = G1 + P1 C0 C2 = G2 + P2

53、 G1 + P2 P1 C0C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 C0C4 = G4 + P4 G3 + P4 P3 G2 + P4P3 P2 G1 + P4 P3 P2 P1 C0其中 G1G4 ，P1P4 表达式和串行进位措施相似。36 设两个浮点数N1=2j1×S1,N2=2j2×S2，其中阶码3位（移码），尾数4位，数符1位。设：j1=(-10)2,S1=(+0.1001)2j2=(+10)2,S2=(+0.1011)2求：N1×N2，写出运算环节及成果，积尾数占4位，按原码阵列乘法器计算环节求尾数之积。解：由于X+Y=2Ex×（Sx+Sy） （Ex=Ey），因此求X+Y要通过对阶、尾数求和及规格化等环节。（1） 对阶： J=ExEY=（-10）2（+10）2=（-100）2 因此Ex<EY，则Sx右移