EDA技术与应用_期末复习提纲_2015

1、EDA技术与应用期末考试复习提纲一、概念：1. FPGA：FPGA即Field Programmable Gate Array，现场可编程门阵列2. FPGA的基本结构：FPGA由可配置逻辑模块CLB(Configutable Logic Block)、输入输出模块IOB(Input/Output Blocks)和互连资源ICR(Interconnect Capital Resource)以及一个用于存放编程数据的静态存储器SRAM组成，其中CLB的基本组成单元为Slice(由查找表和触发器构成的单元)。3. FPGA的片内资源包括数字锁相环（PLL）、随机存储器（RAM）、先进先出（FIFO

2、）。4. CLB：CLB即Configutable Logic Block，可配置逻辑模块5. 查找表：查找表即Look-up Table，简称LUT，其本质上就是一个可通过寻址输出其中存储逻辑运算结果的RAM6. 逻辑综合：逻辑综合是指将HDL语言翻译成最基本的标准门电路、RAM和触发器等基本逻辑单元的连接关系，并根据约束条件优化所生成的门级逻辑连接，输出网表文件的过程。7. PLD：Programmable Logic Array，可编程逻辑整列8. SPLD：Small/Simple Programmable Logic Array9. CPLD：Complex Programmable

3、 Logic Array10. ASIC：专用集成电路，它是根据某一用户的特定要求，能以低制作成本、短交货周期供货的半定制、定制电路以及PLD和FPGA电路。11. IOB：Input/Output Block，输入输出模块12. ICR：Interconnect Capital Resource，互联资源13. CLB的两种基本结构：基于MUX、基于LUT14. Altera称之为“逻辑阵列块” LAB，Xilinx称之谓“可配置逻辑块” CLB。15. ISE10.1硬件逻辑设计套件，其中包括：Core Generator、Architecture Wizard、iMPACT、FPGA E

4、ditor、Timing Analyzar、Constraints Editor 16. SoPC (System on Programmable Chip, SoPC)是一种特殊的嵌入式系统，首先它是片上系统(SoC)，即由单个芯片完成整个系统的主要逻辑功能；其次，它是可编程系统，具有灵活的设计方式，可裁减，可扩充，可升级，并具备软硬件在系统可编程的特点。可编程片上系统正在成为FPGA最为重要的发展方向。17. Verilog和VHDL硬件描述语言已经被IEEE公布为工业标准。18. HDL：HDL即Hard Description Language，硬件描述语言19. 用Verilog-H

5、DL描述的电路设计就是该电路的Verilog HDL模型，这些模型可以是实际电路的不同级别的抽象，这些抽象的级别和它们对应的模型类型包括有：系统级、算法级、寄存器传输级/RTL级、门级/Gate级/逻辑门级、开关电路级/Switch级20. WLF：WLF即Wave Log Format，波形日志格式文件二、语法与编程：21. Verilog模块的结构由在module和endmodule关键词之间的四个主要部分组成：端口信息、输入输出说明、内部信号、功能定义22. module 模块名(端口1，端口2，端口3，.)；23. 标识符必须以英语字母（a-z, A-Z）起头，或者用下横线符（ _ ）

6、起头。其中可以包含数字、$符和下横线符。24. Verilog语言是大小写敏感的，因此sel和 SEL是两个不同的标识符。25. Verilog HDL中共有19种数据类型，分成常量和变量26. 3 ' b1001_0011与3'b011 相等，5'H0FFF 与5'H1F 相等27. 下划线可以用来分割数的表达式以提高程序的可性，但不能用在位宽和进制处，只能用于具体的数字之间。比如： 16b1010_1011_11111_000 /合法格式 8b_0011_1011 /非法格式28. 一个数字可以被定义成负数，只要在位宽表达式前加一个减号。 - 8d5 / 合

7、法格式 8d-5 /非法格式 29. 算数运算符、关系运算符、逻辑运算符30. 逻辑运算符有: && (逻辑与) | (逻辑或) ！(一元逻辑非)31. 按位运算符与逻辑运算符的计算32. 注意：逻辑与“&&”和按位与“&”是不同的 逻辑或“|”和按位与“|”是不同的 逻辑非“！”和按位取反“”是不同的 例如：A=4b0011; B=4b1001; 1. A&&B=1b1; A&B=4b0001;2. A | B=1b1; A|B=4b1011;3. !B=1b0; B=4b0110;33. 不同长度操作符运算时，右端对齐，左端补

8、0，例如： 'b0110 'b10000 等价于： 'b00110 'b10000§ 结果为' b1011034. 采用混合描述完成如下图所示的1位加法器，将Verilog HDL语言程序补充完整。module full_add4(a, b, cin, sum, cout);input a,b,cin; output sum,cout; reg cout; reg m1,m2,m3；wire s1； xor x1(s1,a,b); always (a or b or cin)begin m1=a&b; m2=b&cin; m3=

9、a&cin; cout=(m1|m2)|m3;endassign sum=s1cin; endmodule35. 用Verilog语言描述下面的电路。timescale 1ns/1nsmodule GateCircuit(Data,Encode,Valid)input 3:0 Data;output 1:0 Encode,Valid;not G1(NotData2,Data2);and G2(A,NotData2,Data1);or G3(B,Data1,Data0),   G4(Encode0,Data3,A),   G5(Encode1,Da

10、ta3,Data2),   G6(Valid,Data3,Data2,B); endmodule36. 请根据下图写出对应的Verilog HDL描述。module tri_gate(e,a,b,y); input e; input a; output b; inout y; assign y=e?a:1bz;assign b=(e)?y:1bz; endmodule37. 采用Verilog HDL语言设计一个4位全加器，其中输入加数为3:0 cina, 3:0 cinb，进位数为cin，时钟为clk，输出的和为3:0 sum，输出进位为cout。module

11、adder4(cout,sum,a,b,cin); input 3:0 a,b;output 3:0 sum; output cout; assign cout,sum=a+b+cin; endmodule38. 课本P99、P104、P107页例题的状态转移图。39. 完成一个10分频电路，其功能是输出信号是输入信号频率的1/10。module fen10(in,out);/10feninput in;output reg out;reg 2:0 cnt=3'd0;always(posedge in)beginif(cnt<3'd4)cnt<=cnt+3'

12、d1;elsebeginout<=out;cnt<=3'd0;endendendmodule40. 带计数器使能的异步复位计数器，模块名称counter，输入端口：clk时钟（上升沿触发），rst异步复位（高电平复位），输出端口：q数据输出（位宽为10）。module counter (clk, reset,q);input clk, reset;output 9:0 q;reg 9:0 q;always (posedge clk or posedge reset) if (reset) q <= 10'd0; else q <= q+10d1;endm

13、odule41. 用行为及描述1位全加器。module full_add3(a,b,cin,sum,cout);input a,b,cin; output sum,cout;reg sum,cout,m1,m2,m3;always (a or b or cin)begin m1=a&b; m2=b&cin; m3=a&cin;sum=(ab)cin; cout=(m1|m2)|m3;endendmodule42. 请根据真值表（表中均为二进制表述）写出对应的Verilog HDL描述，模块名称：decoder38。enselout0xxx1111111110001111

14、1110100111111101101011111011101111110111110011101111110111011111111010111111111101111111module decoder38 (sel,out,a);input 2:0 sel; input en; output reg 7:0 out; always (sel or en) beginif(!en)out=8b11111111; elsecase(sel) 3'b000:out=8'b1111_1110;3'b001:out=8'b1111_1101;3'b010:ou

15、t=8'b1111_1011;3'b011:out=8'b1111_0111;3'b100:out=8'b1110_1111;3'b101:out=8'b1101_1111;3'b110:out=8'b1011_1111;3'b111:out=8'b0111_1111;endcaseendendmodule三、工具与操作：43. FPGA设计开发流程：电路设计与设计输入仿真验证：利用Xilinx集成的仿真工具足矣逻辑综合：利用XST(Xilinx Synthesis Tool)工具布局布线：利用Xilinx

16、的Implementation Tool工具FPGA配置下载：利用iMPACT工具44. 时序标注文件是指SDF（Standard Delay Format Timing Annotation）文件，在Xilinx公司的FPGA/CPLD设计中使用“.sdf”作为时序标注文件的扩展名，而在 Altera 公司的FPGA设计中使用“.sdo”作为时序标注文件的扩展名。它在仿真过程的主要作用就是在SDF标注文件中对每一个底层逻辑门提供了 3 种不同的延时值，分别是典型延时值、最小延时值和最大延时值，用于进行静态时序分析（STA）仿真验证。45. 综合在FPGA/CPLD设计中的作用是将寄存器传输层

17、的结构描述转化为逻辑层的结构描述，以及将逻辑层的结构描述转化为电路的结构描述。综合步骤的输入是HDL源代码，输出是逻辑网表。46. ModelSim仿真器是基于事件驱动的，它可以用来仿真Verilog语言，也可以用来仿真VHDL语言，同时也支持两种语言的混合仿真。47. 根据设计阶段不同，仿真可以分为RTL行为级仿真、综合后门级功能仿真和时序仿真等三大类型。48. ModelSim提供的调试手段与工具有以下几种： 在源文件窗口中设置断点或者单步执行。 观察波形测量时间。 在数据流窗口中浏览设计的物理连接。 查看或者初始化存储器。 分析仿真效率。 测试代码覆盖率。 波形比较。49. HDL Be

18、ncher的Xilinx版本可以支持VHDL语言输入、Verilog HDL语言输入和Xilinx原理图输入等3种输入方法。50. 实现(Implement)是将设计的逻辑网表信息转换成所选器件的底层模块与硬件原语，将设计映射到器件结构上，进行布局布线，达到在选定器件上实现设计的目的。51. 实现主要分为3个步骤：转换逻辑网表(Translate)：将多个设计文件合并为一个网表映射到器件单元(Map)：将网表中的逻辑符号（门）组装到物理元件（CLB和IOB）中布局布线(Place&Route)：将元件放置到器件中，并将其连接起来，同时提取出时序数据，并生成各种报告52. 实现前应该设计

19、实现约束条件: 约束条件一般包括管脚锁定、时钟约束、全局时钟、第二全局时钟、分组约束和物理特性约束等信息。ISE中可以使用约束编辑器(Constraints Editor)生成约束文件(UCF)。53. FPGA的设计指导原则：面积和速度的平衡与互换原则、硬件原则、系统原则、同步设计原则54. ISE中的HDL Editor工具包括的Verilog和 VHDL 三大语言模板大致可以分为下列 4个项目：器件实例化、语法模板、综合模板、用户自定模板55. XST（Xilinx Synthesis Technology）是Xilinx ISE内嵌的综合工具。XST的输入文件一般是HDL源文件，并且X

20、ST已经支持Verilog和VHDL混合语言源代码输入；XST的输出文件是NGC网表，XST的报告文件是Log文件。56. XST的综合约束文件是XCF（XST Constraint File），而布局布线阶段最重要约束文件是用户约束文件UCF（User Constraint File）。57. XST综合主要分为以下3个步骤： HDL源代码分析、HDL代码综合、底层优化58. Xilinx全局时钟资源必须满足的重要原则是：“使用IBUFG或IBUFGDS的充分必要条件是信号从专用全局时钟管脚输入”。即，当某个信号从全局时钟管脚输入，不论它是否为时钟信号，都必须使用IBUFG或IBUFGDS；如果对某个信号使用了IBUFG或IBUFGDS硬件原语，则这个信号必定是从全局