数字逻辑与EDA设计实验4-8实验报告

1、实验题目1、2、3、4、'计算机学院网络工程_专业姓名许树炯 协作者组、学号 3111006403教师评定基于Libra的数字逻辑设计仿真及验证实验熟悉EDA工具的使用；仿真基本门电路。仿真组合逻辑电路。仿真时序逻辑电路。基本门电路、组合电路和时序电路的程序烧录及验证。5、数字逻辑综合设计仿真及验证。实验报告1、基本门电路、实验目的1、了解基于Verilog的基本门电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际门电路芯片 74HC00、74HC02、74HC04、74HC08、74HC32、74HC86 进行 VerilogHDL 设计的方法。二、实验

2、环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。3、 参考教材中相应章节的设计代码、 测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、 74HC08、74HC32、74HC86相应的设计、综合及仿真。4、提交针对 74HC00、74HC02、74HC04、74HC08、74HC32、74HC86 （任选一个）的综合结果， 以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单/74HC00代码-与非/ 74HC00.Vmodule HC00(DataA, DataB

3、,Y); in put 3:0DataA,DataB; out put 3:0Y;assign Y=(A&B); endmodule/74HC00测试平台代码/ testbe nch.v'timescale 1ns/1nsmodule testbe nch();reg 4:1 a,b;wire 4:1 y;HC00 u1(a,b,y);in itialbegina=4'bOOOO;b=4'bOOO1;#10 b=b<<1;#1O b=b<<1;#1O b=b<<1;a=4'b1111;b=4'bOOO1;#1O

4、 b=b<<1;#1O b=b<<1;#1O b=b<<1;enden dmodule/74HC02代码-或非 module HC02(A,B,Y);inp ut 4:1A,B; out put 4:1Y; assig n Y=(A|B);en dmodule/74HC04代码-非module HC04(A,Y);inp ut 4:1A;out put 4:1Y; assig n Y=A; en dmodule/74HC08代码-与module HC08(A,B,Y); inp ut 4:1A,B; out put 4:1Y; assig n Y=A&

5、;B;en dmodule/74HC32代码-或module HC32(A,B,Y); inp ut 4:1A,B; out put 4:1Y; assig n Y=A|B;en dmodule/74HC86代码-异或module HC86(A,B,Y);inp ut 4:1A,B; out put 4:1Y; assig n Y=Aab;en dmodule/门电路测试平台代码/ testbe nch.v'timescale 1ns/1nsmodule testbe nch(); reg 4:1 a,b;wire 4:1 y;HCOO test(a,b,y); in itialbeg

6、ina=4'bOOOO;b=4'bOOO1;#10 b=b<<1;#1O b=b<<1;#1O b=b<<1;a=4'b1111;b=4'bOOO1;#1O b=b<<1;#1O b=b<<1;#1O b=b<<1;enden dmodule2、第一次仿真结果（任选一个门，请注明，插入截图，下同 ）。（将波形窗口背景设为 白色，调整窗口 至合适大小，使波形能完整显示，对窗口 截图。后面实验中的仿真使用相同方法处理）与非门：n.Hfca -匚；ljUlElt：ILIIItlS4ll：lBaHj

7、 聖 Ca*i:BaHi:Ca*i:p3 J 申 -Fi ii |ci: . -；.*- : L I"- . . . -I AiB “.41 丄3 IMg：电 M够谨若耳 IP Tov亡|l g豊鹭:詈鹿皿肌眼皿蛆*40331旺旺MW 3、综合结果（截图）。（将相关窗口调至合适大小，使 RTL图能完整显示，对窗口截图，后面实验中的 综合使用相同方法处理）与非门：DataA3:0g>yyqDat 日 B3:0二un1_Y3:0Y3:04、第二次仿真结果（综合后）（截图）。回答输出信号是否有延迟，延迟时间约为多少? 与非门:输出信号有延迟，延迟时间约为 300ps延迟300psFa

8、 II j-cc:1，】'mII h.Kij”耳B "西I J（怖fc 口二丨*§=屯石|農f：溟幫Ij XOX EJ |jC Tov亡J-eiB 些丨 X； «g=电 H 宙hg 零 I a t 酹I lao 跑：:爲 I ft 币浮*u I * 丨警II 喘h 观食盒缶 iTi. 丄K n蚩型丨勖IHHDLI M 5tJ31ft! *ClFH> J上上t当社工DpstoULZMpiI Hc* Lif rTrita; D"始"”"-唤"I血jiSirnu&SdEzCH 曲 I5 565、第三次仿真结果

9、（布局布线后）（截图）。回答输出信号是否有延迟，延迟时间约为多少？分析 是否有出现竞争冒险。与非门：输出信号在开始视延迟320Ops后面延迟4000ps左右由上图分析可以知道，在黄线以右的输出转折点处出现了竞争冒险，总共3次。2、组合逻辑电路一、实验目的1、了解基于Verilog的组合逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、 学习针对实际组合逻辑电路芯片 74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511 进行VerilogHDL设计的方法。二、实验环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方

10、法。2、进行针对74系列基本组合逻辑电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程） ，完成74HC148、74HC138、 74HC153、74HC85、74HC283、74HC4511 相应的设计、综合及仿真。4、74HC85测试平台的测试数据要求：进行比较的A、B两数，分别为本人学号的末两位，如“ 89”, 则A数为“ 1000”，B数为“ 1001”。若两数相等，需考虑级联输入（级联输入的各种取值情况均需包括）； 若两数不等，则需增加一对取值情况，验证 A、B相等时的比较结果。5、74HC4511设计成扩展型的，即能显示数字 09、字母af

11、。6 提交针对 74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511 （任选一个）的综合 结果，以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单/74HC138 代码/ decoder.vmodule decoder138 (Din,En able,Eq); inp ut 2:0 Din;input En able;out put 7:0 Eq;reg 7:0 Eq;wire 2:0Di n;in teger I;always (Din or En able) beginif(E nable)Eq=0;elsefor(l=0;l

12、<=7;l=l+1) if(Di n=l) Eql=1;elseEql=O;enden dmodule/74HC138测试平台代码/ testbe nch.v'timescale 1ns/1nsmodule testbe nch;reg 2:0Di n;reg en able;wire 7:0dataout;in itial#400 $finish;in itialbeginen able=1;#40 en able=0;endin itialbeginrep eat(20)#20 dataI n=$ran dom;enddecoder138 test(D in,en able,

13、dataout);en dmodule/74HC148 代码module en coder148(Di n,EO,Dout,EI,GS); inp ut 7:0D in;input EI;out put EO;out put 2:0Dout;reg EO; reg GS;in teger I;always (Din or EI)begi n:localif(EI) begin Dout=7; EO=1; GS=1; endelse if(Di n=16'b11111111) beginDout=7;EO=0;GS=1;endelsebegin for(l=0;l<8;l=l+1)

14、 beginif(Di nl)begin Dout=l; EO=1; GS=0;endendenden dmodule/74HC148测试平台代码'timeccale 1n s/10 ps module testbe nch;reg7:0 in; reg El;wire2:0 out; wire EO,GS;in itialbeginin='b00000001;rep eat(9)#20 in=in <<1;enden coder148 testbe nch148(i n,EO,out,EI,GS);en dmodule/74HC153 代码module mux4_

15、1_a(D0,D1,D2,D3,Sel0,Sel1,Result); input D0,D1,D2,D3;in put Sel0,Sel1;out put Result;reg Result;always (D0 or D1 or D2 or D3 or Sll or Sel0) begincase(Sel1,Sel0)0 : Result = D0;1 : Result = D1;2 : Result = D2;3 : Result = D3; default : Result = 1'bx;endcaseendendmodule/74HC153测试平台代码'timescal

16、e 1ns/1psmodule testbe nch_4mux_1;reg D0,D1,D2,D3,Sel1,Sel0;wire Result;mux4_1_a DUT(D0,D1,D2,D3,Sel1,Sel0,Result); in itialbegin D0=0;D1=0;D2=0;D3=0;Sel1=0;Sel0=0; #100 D0=1;D1=0;D2=0;D3=1;#100 Sel1=0;Sel0=1;#100 Sel1=1;Sel0=0;#100 Sel1=1;Sel0=1;#100;enden dmodule/74HC85 代码module comp arator_4_a(A,

17、B,AGEB); inp ut 3:0 A,B;out put AGEB;reg AGEB;always (A or B) beginif(A>=B)AGEB=1;elseAGEB=0;enden dmodule/74HC85测试平台代码'timescale 1n s/10 psmodule testbe nch;reg 3:0 in a,i nb;wire AGEB;comp arator_4_a testbe nch_4_a(i na,i nb,AGEB);in itialbeginin a=0;rep eat(20)#20 in a=$ra ndom;#20 $fini s

18、h;endin itialbeginin b=0;rep eat(10)#40 in b=$ra ndom; enden dmodule/74HC283 代码module HC283(A, B,Ci n, Sum,Cout); p arameter N=4;inp ut N-1:0 A, B; input Cin;out put N-1:0 Sum;reg N-1:0 Sum;out put Cout;reg Cout;reg N:0 q;always (A or B or Cin)begi n: adderin teger i;q0=Ci n;for(i=0;i<=N;i=i+1)be

19、ginqi+1=(Ai& Bi)|(Ai &qi)|( Bi&qi);Sumi=AiF Biqi;endCout=qN;enden dmodule/74HC283测试平台代码'timescale 1n s/10 ps module testbe nch;reg 3:0 in a,i nb;reg cin;wire 3:0 sum;wire cout;HC283 testbe nch283(i na,in b,ci n, sum,cout);in itialbeginin a=0;rep eat(20)#20 in a=$ra ndom;endin itialbe

20、ginin b=0;rep eat(10)#40 in b=$ra ndom;endin itialbegincin=0;#200 cin=1;enden dmodule/74HC4511 代码module HC4511(A,Seg,LT_N,BI_N,LE); input LT_N,BI_N,LE; inp ut 3:0A;out put 7:0Seg;reg 7:0SM_8S; assign Seg=SM_8S;always (A or LT_N or BI_N or LE) beginif(!LT_N) SM_8S=8'b11111111; else if(!BI_N) SM_8

21、S=8'b00000000;else if(LE) SM_8S=SM_8S;elsecase(A)4'd0:SM_8S=8'b00111111;4'd1:SM_8S=8'b00000110;4'd2:SM_8S=8'b01011011;4'd3:SM_8S=8'b01001111;4'd4:SM_8S=8'b01100110;4'd5:SM_8S=8'b01101101;4'd6:SM_8S=8'b01111101;4'd7:SM_8S=8'b00000111

22、;4'd8:SM_8S=8'b01111111;4'd9:SM_8S=8'b01101111;4'd10:SM_8S=8'b01110111;4'd11:SM_8S=8'b01111100;4'd12:SM_8S=8'b00111001;4'd13:SM_8S=8'b01011110;4'd14:SM_8S=8'b01111001;4'd15:SM_8S=8'b01110001;default:;endcaseenden dmodule/74HC4511测试平台代码&

23、#39;timescale 1n s/10 ps module testbe nch;reg 3:0 a;reg lt_n ,bi_ n,le;wire 7:0 seg;HC4511hc4511(a,seg, lt_n,bi_ n, le);in itialbegin a=0; lt_n=1;bi_ n=1;le=0;#30 a=4'b0001;#30 a=4'b1000;#30 a=4'b0111;#30 a=4'b1010;#30 a=4'b0101;#30 le=1;#30 bi_n=0;#30 lt_n=0;#20;enden dmodule2、

24、第一次仿真结果（任选一个模块，请注明）74HC153 模块3、综合结果RTL图STTiRlir* Kr4i D-K4I4J9. !；«£ 一 Shent I iif I - tap ±l-I (af 曲uLh: iic4 I a) (KTl. T】i；，./iic4 IS0gV 歹 bl* 细t *!*bm 阪d.界订&ptT«s Ijnlc* T百凸Su»wt nb 也Ij20 E L b MI W护抽朋 M #書» 申於芈科芝P *龜 s u 血 H M I rslUCknd49 tol ucC_l _t_iTn prj

25、®cnrndDTut IdKaprpH CoipLftcdEtc OECD CodjtL Coietion.00:04Tin. ScriffiLa( ffeLcl:'EilWXO :4、第次仿真结果（综合后）回答输出信号是否有延迟，延迟时间约为多少?延迟300psPirhT fT) HiLi QE)肌。血ISi工 ACrBL e. Sd Ji- Xj”"吕丨巳二丨此歩徨£莓a眷*彷丨厮|面"需刽風口可方I再币"鲁 划虫赴|总卜只EI期冷| *丽矗就业占？叮7疋* J 帝g孕II * ;聃|Q醫狸：|匚！，.Im irapsnptF LD

26、Ullbq piObdlc GHE- Loailibg pioaalc S_UDr_inJK2I g OrtA： Dhaw： 3 iji Mfc a5、第三次仿真结果（布局布线后）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出 现竞争冒险。延迟5200ps甸。血Mix ACrBL e. SdL ,ti X呵II rv切謝虫丨小|GE FT：hSHtfe* /lKtberch_4»iLP_L .,IOWWrfWKWpsSWOODp,OWWpaSWWOpv*i Hl:K：+-J OUTT-询 #rMTl|12萼 '武w* /lKtbflr<h_4»iLD

27、i_L ., Jl«tiKrth_-tfiiK_L., d JlKttanLhjImft., JlMltMnCh4VKLr_L.阳血yh.4<s_L. I a gQbwtfaenE|Jjtl4Et- R吨ih 也buAw 刚4 严 TLi Uyoal ritd* Uilpj”曲B苗rai丄iKafe 口二丨此g= %肓H歩徨£ 叫创眷* |厮|莎T7刽同可方丨再币?鲁 划Tj曲|总腻01商 冷| 论皿込!业占TtJP|珂”咯G孕II并制|Q醫較Bq江 丄.i.上 r r|?：-：-H JI w|L*|lirita«am Tranarpi：f * Eicdl:

28、 C;/AjcctiyLilj±xo_v9.Ciniadje-l/ulu£b£c«；k/. ./-/1314h>CL/lib.4cldlfe>Lecowpllcd/vlog/Jic/pxoulcS_v(S71491: luldih( po»il lu 302 ru- : JOEDd pa 2$DD pj ) I TIbej SOafiao Ic±i4Clon.! D lEi3CdD?EJ J匚ta-di>ench._4MUJ«_l/Dirr/lKfiiUlcj>fld/lKinJDI Dp|Eia&a

29、mp;KMltk. I lB Ort*： D厂*1艸11卍-Ornl.SSifrijwl 吃*何.厨詔4E EdCHIH (H3、时序逻辑电路、实验目的1、了解基于Verilog的时序逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、 学习针对实际时序逻辑电路芯片 74HC74、74HC112、74HC194、74HC161进行VerilogHDL设 计的方法。二、实验环境Libero仿真软件。三、实验内容1、熟练掌握Libero软件的使用方法。2、进行针对74系列时序逻辑电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成

30、74HC74、74HC112、74HC161、 74HC194相应的设计、综合及仿真。4、提交针对74HC74、74HC112、74HC161、74HC194 （任选一个）的综合结果，以及相应的仿真 结果。四、实验结果和数据处理1、所有模块及测试平台代码清单/74HC74 代码/ 74hc74.vmodule d_ff (Set,Reset,Clk,D,Q);input Set,Reset,Clk,D;out put Q;reg Q;always (po sedge Clk or n egedge Reset or n egedge Set) beginif(!Reset)beginif(!S

31、et)Q<=D;else Q<=1;endelseenden dmodule/74HC74测试平台代码/ 74hc74.v'timescale 1ns/1nsmodule testbe nch;reg D,Reset,Set,Clk;wire Q;d_ff testbe nch_dff(D,Clk,Q,Set,Reset); in itialbeginClk =0;#400 $finish; endp arameter clock_ penod=20; always#(clock_ period/2)Clk=Clk; in itialbeginD=0;rep eat(20)

32、#20 D=$ra ndom;endin itialbeginReset=0;rep eat(20)#20 Reset=$ra ndom;endin itialbeginSet=0;rep eat(20)#20 Set=$ra ndom;enden dmodule/74HC112 代码module jk_ff(J,K,Clk,Q,Q n); input J,K,Clk; out put Q,Q n;reg Q; assig n Qn=Q;always (po sedge Clk) case(J,K)2'b00:Q<=Q;2'b01:Q<=1'b0;2'

33、;b10:Q<=1'b1;2'b11:Q<=Q; default:Q<=1'bx;endcaseen dmodule/74HC112测试平台代码'timescale 1ns/1nsmodule testbe nch;reg j,k,Clk;wire Q,Q n;p arameter clock_ penod=20; always #(clock_ period/2) Clk=Clk; in itialbeginj=0;Clk=0;rep eat(20)#20 j=$ra ndom;endin itialbegi nk=0;rep eat(20)

34、#20 k=$ra ndom;endin itial#300 $fini sh;jk_ff testbe nchjk(j,k,Clk,Q,Q n); en dmodule/74HC161 代码module HC161(C P,CE P,CET,MRN, PEN,D n,Q n,TC);input CP;input CEP, CET;out pu t3:0 Qn;input MRN ,P EN;inpu t3:0 Dn;out put TC;reg3:0 qaux;reg TC;always (po sedge CP)beginif(!MRN) qaux<=4'b0000;else

35、 if(!P EN) qaux<=D n;else if(CE P&CET) qaux<=qaux+1;else qaux<=qaux;endalways (po sedge CP)beginif(qaux=4'b1111 && CET=1)TC=1'b1;else TC=1'b0;endassig n Qn=qaux;en dmodule/74HC161测试平台代码'timescale 1ns/1ns module testbe nch;reg cp,cep, cet,mr n,pen; reg3:0 dn;wire

36、tc;wire3:0 qn;p arameter DELY=20;always #(DEL Y/2) cp=c p; in itialbegincep=1;rep eat(15)#DELY cet=$ra ndom;endin itialbeginpen=1;#DELY pen=0;#60 pen=1; endin itialbegin mrn=1;rep eat(20)#15 mrn=$ran dom; endin itial#300 $fini sh;HC161 test(c p,cep, cet,mr n,pen,dn,qn ,tc);en dmodule/74HC194 代码modul

37、e HC194(Data,E nable,Shifte n,Shifti n,Aclr,Clock,Shiftout);inp ut3:0 Data;input Aclr;input En able;input Shifte n;input Shifti n;input Clock;out put Shiftout;reg3:0 Qaux;always (po sedge Aclr or po sedge Clock) beginif(Aclr)Qaux=0;else if(E nable)Qaux=Data;else if(Shifte n)Qaux=Qaux2:0,Shifti n;end

38、assig n Shiftout=Qaux3; en dmodule/74HC194测试平台代码'timescale 1ns/1nsmodule testbe nch;reg3:0 Data;reg Aclr,E nable,Shifte n,Shifti nQock; wire Shiftout;p arameter clock_ penod=20; always #(clock_ period/2) Clock=Clock; in itial#400 $fini sh;in itialbeginData=0;rep eat(20)#20 Data=$ra ndom;endin it

39、ialbeginClock=0;Aclr=0;#40 Aclr=1;#100 Aclr=0;in itialin itialendbeginendbegi nEn able=0; #100 En able=1;#100 En able=0;in itialendbeginShifte n=0;rep eat(20)#20 Shifte n=$ra ndom;Shifti n=0;rep eat(10)#40 Shifti n=$ran dom;endshift_reg_ pisoen dmoduletestbe nch_pi so(Data,E nable,Shifte n,Shifti n,

40、Aclr,Clock,Shiftout);2、第一次仿真结果（任选一个模块，请注明）74HC743、综合结果RTL图L 哲 Rb Edit Vl«* PeM Run Analysis HDLnatyst Ofxtwn? Window iKh-Stipport Web Helpn ST ff T ” E3胡丨rW孑.券撫心翰m 魯3理自里；h =；亀星垦亀秘和4 一 |_£|E-阳 Jjintancei f5) E 01 IPofls (5)- 0 Mets 0 也 CFock IkesQ12Irt.foyuTlan1 I _U*_LlwLit F»t口re; 4c

41、t«l G<m4、第二次仿真结果（综合后）Xow: qperiLM 10C41 projeci; RTL file 'r：ECAwiazlcflyiT4wa 1 jd_rrrsrs"Itt1 rCL Scriptlfl"E呻=1III"册、5、第三次仿真结果（布局布线后）延迟时间为：5600ps4、基本门电路、组合电路和时序电路的程序烧录及验证、实验目的1、熟悉利用EDA工具进行设计及仿真的流程。2、熟悉实验箱的使用和程序下载（烧录）及测试的方法。二、实验环境及仪器1、Libero仿真软件。2、DIGILOGIC-2011数字逻辑及系统实验

42、箱。3、Actel Proasic3 A3P030 FPGA核心板及 Flash Pro4烧录器。三、实验内容1、新建一个工程文件，将前面已经设计好的 74HC00、74HC02、74HC04、74HC08、74HC32、74HC86实例文件导入，在SmartDesign窗口分别添加这6个模块，完成相应连线。按实验指导书P175的附录B.3中所列引脚对应表来分配引脚，最后通过烧录器烧录至FPGA核心板上。按分配的引脚连线，实测相应功能并记录结果。详细步骤请参考教材及实验指导书的相关内容。2、 新建一个工程文件，将前面已经设计好的74HC148、74HC138、74HC153、74HC85、74

43、HC283实例文件导入，在SmartDesign窗口分别添加这5个模块，完成相应连线。按实验指导书P176的附录B.4中所列引脚对应表来分配引脚，最后通过烧录器烧录至FPGA核心板上。按分配的引脚连线，实测相应功能并记录结果。详细步骤请参考教材及实验指导书的相关内容。3、 新建一个工程文件，将前面已经设计好的74HC4511实例文件导入，在SmartDesign窗口添加这 1个模块，完成相应连线。按实验指导书 P173的附录B.2中所列引脚对应表来分配引脚，最后通过烧录 器烧录至FPGA核心板上。按分配的引脚连线，实测相应功能并记录结果。详细步骤请参考教材及实验 指导书的相关内容。4、 新建一

44、个工程文件，将前面已经设计好的74HC74、74HC112、74HC194、74HC161实例文件导入，在SmartDesign窗口分别添加这4个模块，完成相应连线。按实验指导书 P178的附录B.5中所列引 脚对应表来分配引脚，最后通过烧录器烧录至FPGA核心板上。按分配的引脚连线，实测相应功能并记录结果。详细步骤请参考教材及实验指导书的相关内容。四、实验结果和数据处理表4-174HC00输入输出状态输入端输出端YABLED逻辑状态00亮101亮110亮1ABLED逻辑状态11 1灭0表4-274HC02输入输出状态输入端输出端YABLED逻辑状态0001II1011输入端输出端Y表4-3

45、74HC04输入输出状态输入端输出端YALED逻辑状态01表4-474HC08输入输出状态输入端输出端YABLED逻辑状态1011表4-774HC148输入输出状态控制十进制数字信号输入二进制数码输出状态输出可IoI1I2I3I4I5I6I7A2A1A0GsEo1XXXXXXXX0111111110XXXXXXX00XXXXXX010XXXXX0110XXXX01110XXX011110XX0111110X0111111001111111注：X为任意状态表4-874HC138输入输出状态使能输入数据输入译码输出£可E3A2A1A0y0-Y；-y5y6y71XXXXXX1XXXXXX0

46、XXX001000001001001010001011001100001101001110001111注：X为任意状态表4-974HC153输入输出状态选择输入数据输入输出使能输入输出SiS01I01I11I21I37E1YXXXXXX1000XXX0001XXX010X0XX010X1XX001XX0X001XX1X011XXX0011XXX10注：X为任意状态表4-1074HC85输入输出状态比较输入级联输入输出A3A2A1A0B3B2B0B1IA>BIA=BIA<BA>BA=BA<B1XXX0XXXXXX0XXX1XXXXXX11XX10XXXXX00XX01XXXXX101X100XXXX000X001XXXX11011100XXX00100011XXX1101110100001000100001110111011000000000010111111111001注：X为任意状态表4-1174HC283输入输出状态进位 输入4位加数输入