锁相环小数N分频频率综合器中的Sigma_delta调制器设计

1、 Parts &applications器件与应用文章编号：1002-8692（2011）17-0055-04锁相环小数N 分频频率综合器中的Sigma-delta 调制器设计吴小林，朱学勇，文光俊（电子科技大学通信与信息工程学院射频集成电路与系统研究中心，四川成都611731）【MASH1-1-1摘要】介绍了一种应用于小数结构的噪声整形电路。电路设计利用N 分频频率综合器的工作于Verilog 硬件描述语言进行描述，20MHz 的Sigma-delta 在调制器的设计，modelSim SE 6.2b 采用中通过了功能仿真，3个一阶电路级联的在XUP Virtex-II Pro FP

2、GA 开发板上进行了验证，最终采用TSMC 0.13m CMOS 工艺，完成了电路版图并通过了DRC 和LVS并验证。芯片面积为180m×160m ，平均功耗为1.05961.0704mW 。【关键词】Sigma-delta 调制器；噪声整形电路；锁相环小数N 分频频率综合器【中图分类号】TN911.7【文献标识码】ADesign of Sigma-delta Modulator in Fractional-N PLL Frequency Synthesizer（Centre for RFIC and System Technology, School of WU Communica

3、tion Xiaolin, ZHU and Xueyong, Information WEN Engineering, GuangjunUniversity of Electronic Science and Technology,Chengdu 611731, China ）【fractional-Abstract 】N The frequency design synthesizer. of the Sigma-delta The noise modulator shaping circuit working of on MASH1-1-120MHz is structure descri

4、bed cascading in this of paper, three which first-order is used in the used. Verilog hardware description language is used to describe the circuit. The circuit passes the functional simulation circuits in is modelSim 160process m, is SE adopted, 6.2b and the circuit is verified layout in is the fini

5、shed, XUP Virtex-II and the Pro correct FPGA DRC development &LVS verification board. Eventually, is got. The the chip TSMC s area 0.13is 180m CMOS and the average power consumption in this chip is between 1.05961.0704mW.m×【Key words 】Sigma-delta modulator; noise shaping circuit; fractional

6、-N PLL frequency synthesizer0随着锁相环频率综合器的广泛应用，引言shaPins ）型调制器结构1。本文采用3个一阶调制器级联不同的应用要的方式，构成三阶的Sigma-delta 调制器，称作MASH1-1-1求也产生了不同的综合器结构，如整数分频环、分数分频结构2。在实现其具体电路时采用Verilog HDL 硬件描述环、单环路、多环路等。整数分频频率综合器的频率分辨语言编写MASH1-1-1结构的代码，在modelSim SE 6.2b 力就是参考时钟的频率。小数N 分频频率综合器就是分中通过了功能仿真并在XUP Virtex-II Pro FPGA 开发板频系

7、数N 是小数，而不再是整数。小数N 分频频率综合上进行了验证，最终采用TSMC 0.13m CMOS 工艺，完器最大的特点就是能兼顾相位噪声和系统速度的要求，成了电路版图。特别是针对相位噪声要求不是特别高，但对频率分辨力和环路频率切换速度要求高1。1锁相环小数锁相环小数N 分频频率综合器的总体电路图如图N 分频频率综合器1基于一阶的Sigma-delta 调制器的频率综合器由于所示，图中为全差分结构。其工作原理是：1）鉴频鉴相小数毛刺的影响很难在实际产品中得到应用，故通过将器（Phase Frequency Detector ，PFD ）对外部输入的参考频一阶Sigma-delta 级联，就可

8、以构成新的小数N 分频频率率F 综合器（N 为小数）。级联的高阶Sigma-delta 调制器可以ref 比较。只要与锁相环内分频器输出频率F F d 进行相位和频率的将噪声推向高频处，再通过频率综合器中的环路滤波器ref 根据该差值输出脉冲信号直接作用于电荷泵。与F d 之间有频差和相位差，鉴频鉴相器就2）电荷泵进行低通滤波，滤掉高频噪声，从而达到噪声整形的目（CP ）根据前级PFD 的输出脉冲信号，控制后级的环路滤的。同时，为了避免稳定性的问题而又能得到高阶的噪波器（Loop Filter ，LPF ）进行充电或者放电，以改变输出声整形性能，可以通过对一阶和二阶的调制器进行级联电压V c

9、的值。3）V c 控制压控振荡器（Voltage Controlled 的方式来实现，这就是所谓的Mash （MultiStage Noise Oscillator ，VCO ）的输出频率F VCO ，使得F VCO 经N /N +1双模2011年第35卷第17期（总第367期）55 Parts &applications器件与应用分频器分频后的输出信号F d 的频率和相位朝着更加接近F ref 的方向变化。通过不断的反复调整，最终使F d 和F ref 同频同相。V c 稳定之后，VCO 输出稳定的F VCO ，达到锁定状态2。分频器，给S 分频器置数；高5位通过N -1解码器将数字

10、减1，然后给P 计数器置数。其具体工作流程如下：开始8/9预分频器处于低模状态（9分频），输入信号F VCO 经过9分频由f OUT 输出，计数器S 和计数器P 同时对f OUT 计数。由于P >S ，当f OUT 输出第S 个脉冲后，S 计数器递减为0，S 计个脉冲后，P 计数器回0，输出端V OUT 输出一个低脉冲，使新回到初始状态，重新置数，开始下一次新循环。在图1中，双模N /N +1分频器在k 个参考时钟周期内是N +1分频，而在L-k 个参考时钟周期内是N 分频的，则在L 个参考时钟周期内对VCO 的平均分频比为(N +1 ×k +N ×(L -k L =

11、N +k /L ，因此综合器的分辨力数器的输出CO 端由低电平变为高电平，8/9预分频器变为高模状态（8分频），P 计数器继续计数，当计满（P-S ）8/9预分频器回到低模状态，S 计数器和P 计数器复位重8/9预分频器进行了S 次9分频，（P-S ）次8分频，总的分频比为8P+S。8P 代表的分频比的整数部分，P 计数器的初始值设置为sd_out7:3-1；S 代表分频比的小数部分，由Sigma-delta 调制器的输出的第3位进行调制，故S 计数器的初始值设置为sd_out2:0。最终，分频器的分频比设置为8*sd_out7:3+sd_out2:0-8。能达到F ref /L ，这样参考时

12、钟就能取得比较高，环路的响应速度随着环路带宽的增加而提高3。输出频率F VCO =22004000MHz ，设分频器的分频比为N ·f ，则整数分频比N 取值范围N=FVCO /F ref 为110200，小N /N+1分频器的结构图如图2所示。数分频比f 取值范围在01之间的小数。所采用的双模在本项目中，参考频率为F ref =20MHz ，频率综合器2Sigma-delta 调制器的工作原理2.1一阶Sigma-delta 调制器由于一阶Sigma-delta 调制器与一阶相位累加器的数学模型相同，因此可采用一阶相位累加器来实现一阶Sigma-delta 调制器，如图3所示。在建

13、立一阶累加器的每当有进位产生时必须从和中减去1，设x （n ）为累加器的输入信号，s （n ）为其和数，c （n ）为进位，e （n ）为误差信号。其模型如图3a 中所示2。模型时，模型应包括其整个工作过程，如累加、进位等。要实现分频比为110200，高速预分频器采用8/9分频；程序计数器P 取5位二进制位，取值范围为1326；对于MASH1-1-1结构的三阶Sigma-delta 调制器，其输出为3位，即只有分频比的低3位会受到调制器输出的调制，故吞脉冲计数器S 取3位，取值范围为07。这样，整数分频部分的分频比为104（13×8）215（26×8+7），覆盖了11020

14、0。ma-delta 调制器的8位输出sd_out输入到分频器，给分频器置数。Sigma-delta 调制器输出的低3位直接输入到S双模N /N +1分频器的具体工作原理如下：将Sig 图3b 是图3a 的线性模型，基于线性化的模型，推导出传输函数为(x n +c n ×z *-1+e n =c n （1）c n =x n +(1-z -1*e n 经整理得（2）（3）其时域模型为c n =xn +e n -e n -1从该传输函数可以看出，(1-z -1 项对量化噪声呈现出高通特性。输出序列c n 等于输入x n 加上经整形后的量化噪声。该序列的一个重要的特性就是其输出噪56201

15、1年第35卷第17期（总第367期） Parts &applications器件与应用声的频谱集中于高频处，这样就可以通过一个低通滤波器很容易地将噪声滤除。这就是噪声整形的原理。2.2MASH1-1-1Sigma-delta 调制器图4所示为MASH1-1-1结构的Sigma-delta 调制器。它是由3个一阶累加器级联而成。图中的延迟单元是采用D 触发器来实现，由参考频率F ref 作为其时钟。3Sigma-delta 调制器的生成版图当整数分频比N =150，小数分频比f =0.5时，程序得到的仿真图如图5所示。在第一个光标处，sd_rst为1，系统进行复位，之后的一个sd_clk

16、的上升沿，sd_rst为0，系统开始工作。但因为数字系统本身存在的延时，此时输出的sd_out是不正确的，直到第二个光标处。第二个光标之后的sd_clk的上升沿，调制器开始正常工作，并以8个sd_clk为周期，sd_out循环输出150，150，151，153，149148+152，148），152/8=1，151204/8=150.5这8个值，符合要求的分频比。且（150×2+151×2+153+149+MASH1-1-1c 1n =e1n ×（结构中，1-z -1）+F 各个累加器的进位输出函数为n （4）c 2n=e 2n ×（1-z -1）-e

17、1n （5）c 3n=e 3n ×（1-z -1）-e 2n （6）如上所示，Sigma-delta 调制器的一个问题是当输入根据图为N n =c 41，n +N c n 2可表示为n ×（1-z -1）+c 3n ×（1-z -1）2（7）展开括号中各项，0.252导致在频域中出现毛刺，的负整数次方或这些负整数次方的和差时0.5，0.75等），输出端就会出现有限循环问题（例如5，从而出现这种现象的原因是这些二输出N n =N e 3n n 等于输入×（1-z 合并后得-1）3+F F n n 加上最后一级的量化噪（8）进制数字缺乏随机性。这种毛刺也会恶

18、化频率综合器的总体相位噪声特性。声。从N n 的表达式可以明显看出，后面各级可以抵消基于TSMC 0.13m CMOS 工艺，完成的Sigma-delta 前级的噪声贡献，只剩下最后一级的噪声。但是这个噪调制器的版图如图6所示。该版图经过了DRC 和LVS 验声是经过（1-z -1）3高通项整形后的噪声，其频谱被更大程证，可应用在锁相环小数N 分频频率综合器中。度地挤压到高频端，因而对噪声的整形效果更好。调制器的输出N n 的平均值为f =F /2M ，M 为累加器的模数，即数字Sigma-delta 调制器的比特数。当输入F n 为一个常数值时，第一个累加器每2M 个时钟周期会产生F n 次

19、进位，所以N n 的平均值为F /2M ，其他累加器的进位输出的长期贡献为零，只是起噪声整形的作用。参考频率为F ref 综合器的分辨力为20=20MHz/224=1.2MHz ，故M 取Hz 244。时，可得到频率对于3阶MASH1-1-1结构的Sigma-delta 调制器而言，N 只能取-34之间的8个整数值，但经过低通滤波后输出可以达到非常高的分辨力。通过与整数分频比N 相加，使输出的分频比取N-3和N +4之间的一系列整数4值，然后通过在一段时间里取平均，最终得到需要的小数对结果分析Sigma-delta 调制器的版图进行SPICE 仿真，可观分频比。察到在刚开始工作时，输出的平均电

20、流（VDD ）不稳定，最大可以为-1.81mA ，如图7所示。在稳定工作后，如在2011年第35卷第17期（总第367期）57 Parts &applications器件与应用2ns 之后，平均电流（VDD ）稳定在-883-892A 之间，乘以电压（VDD ）1.2V ，可以计算出平均功耗在1.05961.0704mW 之间，如图8所示。器的联合仿真符合项目的要求。参考文献：1RHEE W ，SONG B S ，AKBAR A. A 1.1GHz CMOS fractional-N fre-quency synthesizer with a 3-b third-order -modu

21、latorJ.IEEE Journal of Solid-State Circuits ，2000，35（10）：1453-1460. 西安电子科技大学，2009.2刘愿. 基于Sigma-delta 调制器的小数N 频率综合器设计D.西安：3何捷. DVB-T 接收机中频率综合器的研究D.上海：复旦大学，2005. 4sion technique for fractional-N frequency synthesizersJ.IEEE Journal of Solid-state Circuits ，2006，41（11）：2500-2511.YANG Yuche ，YU Shihan ，

22、LIU Yuhsuan. A quantization noise suppres-5BOURDI T. A Delta-sigma frequency synthesizer with enhanced phasesearch/freesrchabstract.jsp?tp=&arnumber=1006847&queryText%3DBOURDI+T.+A+Delta-Sigma+frequency+synthesizer+with+enhanced+3DAND%28NOT%284283010803%29%29%26searchField%3DSearch+All.phase

23、 +noise +performance%26openedRefinements%3D*%26filter%作者简介：吴小林（1986-），硕士生，研究方向为数字IC 设计；朱学勇（1963-），副教授，硕士生导师，研究方向为通信中的信号5小结处理，语音、图像信号处理；文光俊（1964-），教授，博士生导师，研究方向为射频/微波/毫米波集成电路（RFIC/MMIC）与系统，无线通信、定位、识别、传感器网络技术与产业化，高功率微波毫米波器件，新型电磁材料与应用。责任编辑：任健男收稿日期：2011-04-25本论文讲述了应用于锁相环小数N 分频频率综合器中的Sigma-delta 调制器的设计，并

24、结合多模分频器介绍了其工作过程。设计版图与锁相环小数N 分频频率综合（上接第17页）印算法，将相互独立的不同水印嵌入到视频帧亮度分量的DCT 中低频系数中，较好地实现了多重水印在原始视频中的嵌入及盲提取。实验结果表明，该算法较好地平衡了透明性与稳健性之间的关系，且具有复杂度低、不同水印在嵌入和提取过程中互不干扰及盲提取效果好等特点，在视频作品的多著作权问题和不同阶段的版权认证问题等方面有一定的应用价值。如何将人类视觉特性和视频压缩编码技术有效地结合，设计技术上更为成熟的多重视频水印算法将是下一步的研究重点。参考文献：1LIU Y W ，SMITH J O. Multiple watermark