关于时序逻辑电路设计与仿真的实验

1、中北大学 信息与通信工程 学院实验报告课程名称 基于VHDL的CPLD/FPGA开发与应用 实验项目名称 实验4 时序逻辑电路设计与仿真 学生姓名 彭营 专业班级 08050641 学号 0805064112 实验成绩 指导老师（签名 ） 日期 2011.10.20 一. 实验目的1学习使用MaxPlus II（Quartus II）软件；2掌握VHDL语言设计基本单元及其构成；3掌握VHDL语言设计基本的时序逻辑电路及仿真的方法；4学会编译，调试，仿真，分析所设计的时序逻辑电路；二. 实验内容1设计带使能的递增计数器；2在步骤1的基础上设计一带使能的同步（异步）复位的递增（递减）计数器；3在

2、步骤1的基础上设计同步（异步）清零的同步（异步）复位的递增（递减）计数器；三. 函数的功能说明及算法思路1请编写带使能的递增计数器的VHDL代码；library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ycounter is port(clk,ld,enable:in std_logic; d:in integer range 0 to 255; qk:out integer range 0 to 255);end ycounter;architecture a_ycounter of yc

3、ounter isbegin PROCESS (clk) VARIABLE cnt : INTEGER RANGE 0 TO 255; BEGIN IF (clk'EVENT AND clk = '1') THEN IF(enable = '1') THEN cnt := cnt + 1; END IF; END IF; qk <= cnt; END PROCESS;end a_ycounter;2在步骤1的基础上请编写带使能的同步（异步）复位的递增（递减）计数器的VHDL代码；library ieee;use ieee.std_logic_116

4、4.all;use ieee.std_logic_unsigned.all;entity ycounter is port(clk,clear,ld,enable:in std_logic; d:in integer range 0 to 255; qk:out integer range 0 to 255);end ycounter;architecture a_ycounter of ycounter isbegin PROCESS (clk) VARIABLE cnt : INTEGER RANGE 0 TO 255; BEGIN IF (clk'EVENT AND clk =

5、'1') THEN IF(ld = '0') THEN cnt := d; ELSE IF(enable = '1') THEN cnt := cnt + 1; END IF; END IF; END IF; END IF; qk <= cnt; END PROCESS;end a_ycounter;3在步骤1的基础上请编写同步（异步）清零的同步（异步）复位的递增（递减）计数器的VHDL代码；library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;en

6、tity ycounter is port(clk,clear,ld,enable:in std_logic; d:in integer range 0 to 255; qk:out integer range 0 to 255);end ycounter;architecture a_ycounter of ycounter isbegin PROCESS (clk) VARIABLE cnt : INTEGER RANGE 0 TO 255; BEGIN IF (clk'EVENT AND clk = '1') THEN IF(clear = '0'

7、) THEN cnt := 0; ELSE IF(ld = '0') THEN cnt := d; ELSE IF(enable = '1') THEN cnt := cnt + 1; END IF; END IF; END IF; END IF; qk <= cnt; END PROCESS;end a_ycounter;四. 实验结果与分析1请对带使能的递增计数器的功能进行仿真，把仿真的结果图附上；2请对带使能的同步（异步）复位的递增（递减）计数器的功能进行仿真，把仿真的结果图附上；3请对同步（异步）清零的同步（异步）复位的递增（递减）计数器的功能进行仿真，把仿真的结果图附上；5. 心得体会 这次实验是设计一个带使能的同步（异步）复位的递增（递减）计数器和同步（异步）清零的同步（异步）复位的递增（递减）。通过本次实验我掌握了VHDL设计基本的时序逻辑电路及仿真，掌握了Quartus II软件时钟的加入方法和触发器同步复位和异步复位的实现方式。本实验中时序逻辑电路在时钟脉冲的上