八选一数据选择器和四位数据比较器verilog实验报告word文档良心出品

1、Verilog HDV数字设计与综合实验报告微电子0901班姓名袁东明学号:04094026实验课题:1. 八选一数据选择器2. 四位数据比较器、八选一数据选择器 Verilog程序:2.1主程序module op tio n(a,b,c,d,e,f,g,h,s0,s1,s2,out);inp ut 2:0 a,b,c,d,e,f,g,h;input s0,s1,s2;out put 2:0 out;reg 2:0 out;always(a or b or c or d or e or f or g or h or s0 or s1 or s2)begincase(s0,s1,s2)3'

2、;d0 : out=a;3'd1 : out=b;3'd2 : out=c;3'd3 : out=d;3'd4 : out=e;3'd5 : out=f;3'd6 : out=g;3'd7 : out=h;endcase end endmodule2.2 激励程序module sti;reg 2:0 A,B,C,D,E,F,G,H;reg S0,S1,S2;wire 2:0 OUT;option dtg(A,B,C,D,E,F,G,H,S0,S1,S2,OUT);initialbeginA=3'd0;B=3'd1;C=3&

3、#39;d2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=0;S2=0;#100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=0;S2=1;#100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=1;S2=0;#100 A=

4、3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=1;S2=1;#100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=1;S1=0;S2=0;#100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd

5、7;S0=1;S1=0;S2=1;#100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=1;S1=1;S2=0;#100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=1;S1=1;S2=1;endendmodule三、四位数据比较器3.1 主程序module fourcompare(a,b,c);input3:0 a,b;

6、output 1:0 c;reg1:0 c;always(a or b)beginif(a>b)c=2'd2;else if(a<b)c=2'd1;elsec=2'd0;end endmodule3.2 激励程序module sti;reg 3:0 A,B;wire 1:0C;fourcompare fte(A,B,C);initialbeginA=2'd0;B=2'd1;#100 A=2'd2;B=2'd1;#100 A=2'd1;B=2'd1;endendmodule四、实验波形图截图：4.1八选一数据选择

7、器4.2四位数据比较器四、波形分析及实验心得：4.1.波形分析1.八选一数据选择器输入数据为 A=000,B=001,C=010,D=011,E=100,F=101,g=110,h=111； S0,S1,S2, 为选择控制端，它们组成一个三位数，记为 enable ，控制数据的输出，其中 S0 为最高位， S1 次之， S2 为最 低位。当 enable=000 ，输出 A; enable= 001 ，输出 B； enable= 010，输出 C;enable= 011 ，输出 D； enable= 100 ，输出 E； enable= 101 ，输出 F； enable= 110，输出 G；

8、 enable= 111 ，输出 H观察波形当enable=OOO时，输出为000即A；当enable=001时，输出为001,即B;当 enable=010 时，输出为 010 即 C;当 enable=011 时，输出为 011 即 D;当 enable=100 时，输 出为100即E；当enable=101时，输出为101,即F；当enable=110时，输出为110即G;当 enable=111时，输出为111即G,其结果与理论结果相吻合故验证该设计是正确的。2.四位数据选择器该设计要求比较两个四位数的大小A、B，输出结果为A>B(10)、A=B(OO)或AvB(01);观察波形

9、当输入数据当 A=0000 ， B=0001 ，输出结果为 01当 A=0010 ， B=0001 ，输出结果为 10当 A=0001 ， B=0001 ，输出结果为 00经分析其仿真结果与理论相符合，说明了其设计的正确性。4.2 实验心得警告，这次实验与上次相比有明显的进步，通过这次实验我对 modelsim 的应用更加得心应手，深切 的体会到了 verilog 是一种描述性语言，这次实验总的来说是比较顺利的，但在实验过程中还是遇 到了一些问题， 比如端口的匹配问题， 在写程序的时候误将位宽写在了变量名的后面， 虽然程序能 够运行但有警告， 仿真波形是错误的， 可见在写程序时警告有时也是致命的， 这要求我们在学习的 过程中思想一定要严谨！ 其次在做实验时一定要多想， 例如在学习这门课时， 书上说在模块外部输 入可以是 wire