实验六-JK触发器的VHDL设计复习过程_第1页
实验六-JK触发器的VHDL设计复习过程_第2页
实验六-JK触发器的VHDL设计复习过程_第3页
实验六-JK触发器的VHDL设计复习过程_第4页
免费预览已结束，剩余1页可下载查看

付费下载

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

1、实验六- JK 触发器的VHDL 设计精品文档实验六 JK 触发器的 VHDL 设计设计 JK 触发器，其中 prn（置 1 端）、 clrn（清零端）均为高电平有效，当 prn（置 1 端）、 clrn（清零端）均为低电平时，cp 上升沿来临输出q、q_not 根据 J、K 的值有不同的输出。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity chufa_JK isport(cp,j,k,prn,clrn:in std_logi

2、c;q,q_not: out std_logic);end chufa_JK;architecture arch of chufa_JK issignal qn:std_logic;beginprocess(cp,prn,clrn)beginif clrn='1'and prn='0' then-异步（强制）置0qn<='0'elsif prn='1'and clrn='0'then -异步（强制）置1qn<='1'elsif cp'event and cp='1'

3、; then-cp上升沿qn<=(j and not qn) or(not k and qn);end if;end process;收集于网络，如有侵权请联系管理员删除精品文档q<=qn;q_not<=not qn;end arch;1、波形仿真分析prn （ 置 1clrn（清零cpJKQQ_not端）端）01xxx0110xxx1000上升沿00保持保持00上升沿010100上升沿101000上升沿11翻转翻转注意：此 JK 触发器设计中 prn（置 1 端）、 clrn（清零端）均为高电平有效，当 prn（置 1 端）、 clrn （清零端）均为低电平时，cp 上升沿来临输出 q、q_not根据 J、K 的值有不同的输出。注意与课本JK 触发器功能表的区分。2、延时仿真分析收集于网络，如有侵权请联系管理员删除精品文档输出信号 (q、q_not)较 cp 上升沿延时约 10.9ns实验六报告格式要求：实验名： JK 触发器的 VHDL 设计一、实验目的：JK 触发器的 VHDL 设计二、实验要求Max+Plus II 开发环境三、源程序代码JK 触发器的 VHDL 设计：.四、波形仿真（1）波形仿真图收集于网络，如有侵权请联系管理员删除精

人人文库> 全部分类> 教育资料 > 课件下载

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论