基于FPGA的多通道语音通信控制器的设计

1、技术创新微计算机信息(嵌入式与SOC 2009年第25卷第8-2期360元/年邮局订阅号：82-946现场总线技术应用200例PLD CPLD FPGA 应用基于FPGA 的多通道语音通信控制器的设计Design of Multichannel Speech Communication Controller Based on FPGA(桂林电子科技大学孙敬国刘庆华SUN Jing-guo LIU Qing-hua摘要:基于PowerPC 处理器的多通道通信系统中需要相应的控制器用于实现数据缓冲和控制、握手信号的产生。文中介绍了一种基于FPGA 实现的四通道语音通信控制器, 该控制器使用异步FI

2、FO 实现数据缓冲, 应用基于FSM(有限状态机 的逻辑电路控制AD 、DA 转换芯片周期性的、依次处理各通道的语音和MPC860T 传送数据。设计时对各部分电路的设计方法进行了深入的研究, 以使其满足系统功能和时序要求, 应用该控制器的多通道语音通信系统话音质量稳定、没有杂音, 能够满足性能要求。关键词:PowerPC; 异步FIFO; 状态机; 串并转换; 并串转换; Verilog HDL 中图分类号:TN409文献标识码:BAbstract:Communication between different clock domains is involved in systems of v

3、oice acquisition and playback,thus a control log -ic should be designed to buffer data and generate control and handshaking signals.A control logic based on FPGA is discussed in this paper.It s composed of asynchronous FIFOs 、modules designed based on FSM and imployed to provide control signals for

4、the AD 、DA convertor to process one of the four channels peridicaly 、sequentially and MPC860T data transfer.The control logic men -tioned above has already been used in our speech acquisition and playback system which has a high and stable performace. Key words:PowerPC; Asynchronous FIFO; SM; Sertop

5、ar &Partoser conversion; Verilog HDL文章编号:1008-0570(200908-2-0148-03引言我们设计了一种基于高端通信处理器PowerPC 的多通道语音通信系统, 该系统支持多路语音实时采集和播放, 可用作VOIP 终端。由于在采集与回放系统中AD 、DA 转换芯片和处理器芯片的时钟存在频率和相位差异, 且芯片工作过程中需要相应的控制信号、握手信号, 因此我们设计相应的控制电路实现数据缓冲及控制信号的产生。文中讨论了应用于该通信系统中的基于Verilog HDL 实现的通信控制器, 该逻辑虽然结构简单, 但是可以满足系统时序要求且工作稳定。

6、1语音通信控制器的构成文中的通信控制器用在我们设计的多通道语音通信系统中, 控制语音数据的采集和回放。该通信控制器采用ALTERA 公司的Cyclone II EP2C8芯片实现, 主要包括三个部分:时钟分频器、语音采集控制电路和语音回放控制电路。其中时钟分频器的输入为外部时钟, 分频输出三个时钟:clk0(1024khz、clk1(128khz和clk2(32khz;如图1, 数据采集控制电路由基于有限状态机实现的控制电路ctl1和ctl2、异步FIFO 以及8位并串转换器partoser8组成,ctl1、用于控制MPC860T 接收数据,ctl2控制AD7825采集、转换数据; 与数据采集

7、控制电路类似, 数据回放控制电路包括串并转换器sertopar8、FIFO 和基于有限状态机实现的控制电路ctl3、ctl4。ctl4控制AD7305数模转换,ctl3控制MPC860T 发送数据。系统中MPC860T 通过SCC 串口同通信控制器通信,SCC 工作在QMC 模式, 接收到L1RSYNC 、L1TSYNC 信号后开始从L1RXD 、L1TXD 接收、发送数据, 控制器需要在检测到接收FIFO 满、发送FIFO 空时向MPC860T 提供中断请求信号IRQ1、IRQ2通知MPC860T 从接收buffer 读数据和向发送buffer 写数据。图1多通道语音通信系统结构框图2语音采

8、集控制逻辑的实现本系统采用四通道ADC 芯片AD 7825将采集到的语音数孙敬国:硕士研究生基金项目:基金申请人:刘庆华; 项目名称:基于声传感阵列的语音技术研究; 基金颁发部门:广西区科技厅(0832007z148-邮局订阅号：82-946360元/年技术创新 PLD CPLD FPGA 应用PLC 技术应用200例字化, 由于本系统中每个通道的采集频率为8khz,AD 7825工作在mode 2(automaticpowerdown, 此模式下AD 7825的操作时序为:AD7825在CONVST 信号下降沿开始进行数据转换, 数据转换完成后输出转换结束指示信号EOC, 控制电路ctl2检

9、测到EOC 信号后, 复位RD 信号使AD 7825输出8位转换结果。在RD 信号下降沿AD7825将锁存下一个待转换通道的地址a0、a1, 所以a0、a1必须在RD 信号有效之前准备好。ctl2由基于Verilog HDL 语言实现的四进制计数器cnt4和读信号rd 和地址a0、a1发生电路control2组成,control2采用有限状态机设计思想, 当检测到输入信号convst 的下降沿时转到下一状态每个状态对应一组特定的输出数据a1,a0,cnten,例如状态s1时,a1,a0,cnten=3b011。其中a0、a1是下一个待转换通道的地址,cnten=1时, 计数器计数, 周期性输出

10、convst 信号, 周期为32khz, 每个通道采样频率为8khz 。该电路产生信号的时序满足AD7825芯片的时序要求, 从而为整个系统的高性能打下了良好的基础。2.2异步FIFO 的设计异步FIFO 主要是由双端口存储器(dualport RAM 、写地址(wrptr产生逻辑、读地址(rdptr产生逻辑及空满标志(rempty、wfull 产生逻辑4部分组成。读写时钟属于不同的时钟域, 如何同步异步信号, 使触发器不产生亚稳态及正确地设计空、满信号的控制电路, 使FIFO 不会溢出是设计高可靠性、高速异步FIFO 的两个关键问题。设计中读写地址采用格雷码编码且采用两级触发器同步异步输入信

11、号以使亚稳态的发生概率降低到一个可以接受的程度, 避免亚稳态问题的出现使异步FIFO 的读写功能出现错误。空满标志的产生是异步FIFO 设计的核心部分。设计中采用相等不相等的比较逻辑, 避免使用减法器, 这种实现方法可以使FIFO 的速度相对更快。采用此方法必须区分当读写地址相等的时候是空或满, 需要增加额外的一位控制信号来区分空满标志。控制器使用256×8异步FIFO, 写地址wptr8:0,读地址rptr 8:0,其低八位为真正的读写地址, 最高位用来区分空满。若读写地址完全相等表明读地址追上了写地址, 则FIFO 为空, 若最高位相反但其余位相同, 表明写地址领先读地址一个周期

12、,FIFO 为满。256×8异步FIFO 空满标志产生及同步逻辑的Verilog HDL 实现:parameter n=8;wire aempty=!(wptr=rptr;wire afull =!(wptrn!=rptrn&&(wptrn-1:0=rptrn-1:0;always (posedgerdclk or negedge rrst or negedge aempty if(!rrstrdempty,rdempty2<=2'b11;else if(!aemtpyrdempty,rdempty2<=2'b11;elserdempty,

13、rdempty2<=rdempty2,aempty;wrfull 信号的产生完全类似, 此处省略读写地址比较产生低电平有效的空满标志aempty 和afull, 将空标志aempty 同步到读时钟域控制异步FIFO 的读操作, 满标志afull 同步到写时钟域控制异步FIFO 的写操作。2.2.3FIFO 性能分析采用格雷码和两级同步电路有效地解决了亚稳态问题, 空满标志产生逻辑电路保证了FIFO 的功能的正确性。控制器中应用256×8异步FIFO, 上面的Verilog 代码中aempty 被写在了always 块内, 其一旦变成有效状态就会立即把rdempty 信号置位,

14、这就保证了FIFO 一旦为满, 读指针就不会增加, 避免了FIFO 的读溢出。满标志信号分析与上类似, 不会造成FIFO 的写溢出。控制逻辑ctl1的主要作用是:当接收到FIFO 的wrfull 信号时, 置位读写控制信号RD,WR(高电平有效 即同时读、写FIFO, 同时向MPC860T 周期性输出接收帧同步信号RSYNC; 当接收到FIFO 的rdempty 信号时, 置位WR 信号且复位RD 信号即只写不读, 同时向MPC860T 提供中断请求:IRQ,通知MPC860T 读取buffer 中的数据。控制电路ctl1的结构与ctl2类似且contrl1也是基于FSM 实现, 其状态转换及

15、输出控制逻辑的Verilog 实现:always (stateor full or empty begincase(statesidle:beginif(emptynext_state<=sempty;else if(fullnext_state<=sfull;elsenext_state<=sidle;rd,wr,en,irq<=4'b0001;end /其它状态类似, 省略endcase endpartoser8sm 采用FSM 思想实现, 以满足控制电路的时序要求。设计中, 采用如下Verilog 实现方式有效避免了装载数据的时候丢失最后一位数据的问题。a

16、lways (posedgeclk or posedge rst if(rstbegindata_out<=0;data_reg<=0;endelse if(read,shift=2'b11begindata_reg=data_in;data_out=data_reg7;data_reg=data_reg<<1;data_reg0=0;endelse if(read,shift=2'b01begindata_out=data_reg7;data_reg=data_reg<<1;data_reg0=0;end如图2, 通信控制器的数据接收部分仿

17、真结果:149-技术创新微计算机信息(嵌入式与SOC 2009年第25卷第8-2期360元/年邮局订阅号：82-946现场总线技术应用200例PLD CPLD FPGA 应用图2数据采集控制逻辑的仿真结果3语音回放控制逻辑的实现数据回放控制电路包括串并转换器sertopar8、FIFO 和基于有限状态机实现的控制电路ctl3、ctl4。ctl3控制MPC860T 发送数据,ctl4产生控制信号控制AD7305数模转换。串并转换器sertopar8将从MPC860T 接收的串行数据转换为8位并行数据, 其实现与并串转换器partoser8类似。此电路中的FIFO 与数据采集控制逻辑中的FIFO

18、在功能和实现方式完全相同, 只是此处FIFO 的写时钟频率是读时钟频率的四倍。控制逻辑ctl4的结构、实现方式和ctl2相似, 其功能是在32KHZ 时钟信号驱动下, 周期性产生写信号WR(低电平有效 和数据DB7:0要写入的通道的地址a1、a0。控制逻辑ctl3的功能:接收到FIFO 输出的rdempty 空信号后, 开始向MPC860T 发送帧同步信号启动MPC860T 的数据发送, 同时置位读写控制信号RD 、WR, 即同时读写FIFO; 待FIFO 写满后输出wrfull 信号到ctl3,ctl3输出RD,WR=2b10, 表示对FIFO 只读不写, 同时复位IRQ(下降沿触发, 通知

19、MPC860T 将数据写入buffer 以备下次读取。语音回放控制逻辑在Quartus II 中的仿真结果如图3所示:图3语音回放控制器的仿真结果4结束语本设计性能优良且根据具体应用对FIFO 的深度，串并转换器、并串转换器的并行数据的宽度等稍加修改便可应用于通道数和数据宽度不同的应用环境。本文创新点：本设计结构简单，在功能时序方面均可满足要求，性能优良；应用灵活，稍加修改即可适应通道数、数据传输速率不同系统的要求。经济效益：10万元参考文献1雷海卫刘俊.FPGA 中软FIFO 设计和实现J 微计算机信息，2008，1-2：207-2082MichaelD. Ciletti. Advanced

20、 digital design with the VerilogHDL M . 影印版. 北京：电子工业出版社，2004：628-6413朱永峰，陆生礼，茆邦琴.SoC 设计中的多时钟域处理J.电子工程师，2003, （11）：60-614吴继华，王诚. 设计与验证Verilog HDLM.北京：人民邮电出版社，2006：131-157. 作者简介：孙敬国（1982-），男，山东德州人，在读硕士研究生，主要研究方向：基于VxWorks 和PowerPC 的嵌入式系统设计;刘庆华（1975-），女, 副教授, 目前从事自适应信号处理和嵌入式系统的研究。Biography ：SUN Jing-gu

21、o （1982-），Graduate of Guilin Univer -sity of Electronics and Technology, major in embedded system design based on powerpc and vxworks.（541004广西桂林桂林电子科技大学信息与通信学院）孙敬国刘庆华通讯地址:(541004桂林桂林电子科技大学H3信箱 孙敬国(上接第9页图5测量结果3结论本文针对恶劣天气对高速公路营运管理和交通带来的严重影响, 建立了基于ZigBee 无线网络技术高速公路防相撞系统, 设计和实现了车载ZigBee 网络节点及相应应用层软件, 并重点在预警告警距离范围内进行了测试, 测试结果表明系统能为驾驶员提供防相撞预警和告警, 测量精度