AllegroCB层叠设置

1、-I n lal3 帀 T*U-nri tn 口 Pi 5p1 a(r=1 StaoirUyj； w 01 C*fl4*icl4r Q riuh iTi 白 tfroi-匚irvfT ,=-B Artiz 匕 b 2七 GvjntTrfG”T 3 口rp*riEiJ 1 上I nurafacturzfci 3 Dlr wiii ?Kmt=-nLlriLmitt3；gi逊UShrHir- *:.*活屮：*EUHLILPUL；P。打TM3 J氈-t高 =i-：tQiik_7tp 于二；二a丄丄S血D：弗話*：1J n n=1 uJ n n-LL匚匚匚匚匚厂n1一 口口J詐二：忙盂匸 rzit -K

2、i ch.ZBv/|5l：rf1 Frinrt! 匚 口口 LIU .UUUDLJJLILIULIUDON(l oCuUvriBv I:J-jj丄遨酗；）SSh I 3at ICade nee Allegro层叠设置孙海峰对于刚学习Cade nee Allegro ，或者刚从其他 EDA软件（如P rotel）转为Allegro使用上的朋友，其颜色设置、层叠意义往往使人望而却步。如此多的额 叠层，更细致的、更可靠的层叠设置，如何更好的理解和把握，哪些层叠对于我 们设计是常用或必需的呢，我将在以下做详细的介绍。亠打开Cade nee Allegro ，进入Cade nee PCB设计环境，点击工

3、具栏的按钮，或执行菜单Display/Color/Visibility命令，打开层叠颜色设置的界面，以 此为基础，我来介绍详细的层叠意义。Cfllot hlel4tr La-W5:，忖七丘I GkbalVi血旳TZj ED I产在弹出的颜色设置对话框中可以看到，Cade nee Allegro设计环境将颜色设 置分为不同类型层叠，根据个人习惯分别进行设置，要设置好，先必须了解各个 层叠的具体意义。1、PCB基本叠层Stack-up设置a) Subclass子层叠，表示PCB中具体层叠，包括：Top层、Bottom层、内层(P0W/GND )、阻焊层(Soldermask_Top/Solderm

4、ask_Bottom )、加焊 层(Pastemak_Top/Pastemask_Bottom )，其他 Subclass 子层叠目前设计中 不需要用到，包括底片应用层(Filmmaskt op/Filmmaskbottom )等，这些不常用的层叠不用花时间去了解的，与目前无关。rh My Favori tes _pi_2理胚 a白亟疋回Cd ConductorFlan-口 Ifon-Lndu.Boar A Geometrypackage Ge am.Ernie ide d Gwom.CoeponftnliManufactuTLiigDr=awing Form a弋-国ITIrrAll1TSt

5、15；ua：二1FOff1C-rdII111SoldtrDaEk_&ottoo1PdotezLait Tc-i?IIPszt S=a；lt_DC-t1Filaaasktcp1Fil=zi3ktctta=1dTEJ 曲 All1Fackags TtpIIFeCHSi jHcttg1D*fT5Lt?_V#*T_HLj5&三n三L1II可配合子层叠，设置对应层不同对象的颜色。此外,Boundary 轮廓、Cativy 埋入式器件腔体等对象暂时不用去考虑，与现在大部分PCB设计暂时没有关系。b)子层叠相应的对象Objects，与上述的Subclass 一起使用，用以显示不同子层叠上相应对象，包括子层叠

6、上对应的Pin引脚、Via过孔、Etch走线、(用于铜皮分割)，这样既DRC规则错误、Plan覆铜平面、Anti Etch隔离走线高速PCB设计经常会用到区域的概念，包括：Constraint Region高速区域 约束的特殊规则区域、Route Keep Out禁止布线区域、Via Keep Out禁止放置 过孔区域、Package Keep Out禁止布局区域、Package Keep In允许布局区域、Route Keep In允许布线区域，这里的区域都需要熟悉，我们在做高速协同的PCB设计时，这些区域叠层都必须用到的。AllVim P Fk；： ELZ -Hy FavoritesD1

7、splayQ-&3As；as1Eoti_J&ora5CisRiionNcrout*_P*ttiCut LineP Lara d_&ot t caPlio*_Crid_7*p；ks ? i-it czaSiIkicrian_70PSoldraaak&ottcaSt； t c i_At e m.Ect t gSKitc tiAi t !_ opC on.due tor2n WoifCoidjj.Board G色om电tiry P ictage Ge心ni-. Embedded. Ge叮.C orrtponemtsHanufactui-in Drawing TormitAjialyxiE占匚七：L

8、a三三三三AllEr dSec 1 I3、PCB总体结构层叠Board Geometry在Allegro PCB设计中，其总体的结构层叠就在 Board Geometry的层叠设置中，其中很多层叠对于我们 PCB设计而言，是不用考虑的。F面介绍下PCB工程师主要关注的层叠，包括 PCB板框层Outline、PCB的丝印(Silkscreen_Top/Silkscreen_Bottom )、PCB 板材阻焊层(Soldermask_Top/Soldermask_Bottom )，在 Board Geometry 中我们只要掌握这几个Subclass子层叠即可，其他层叠电子工程师可以不用考虑。4、

9、圭寸装层叠设置Package Geometry在Package Geometry层叠中的子层叠均为封装的层叠，包括封装的装配层(Assembly_Bottom/Assembly_Top )、圭寸装引脚号(Pin_Number )、圭寸装外形( Place_Bound_Top/Place_bound_Bottom )以及圭寸装的加焊层、阻焊层等,这些常用的子层叠熟悉即可。此外，其他的封装子层叠，我们暂时不去考虑，一般不会用到，这里都是建封装库对应封装外形的层叠。5、埋入式器件层叠设置在 Cade nee AllegroWy Temri tu5Til =pl 住ySt：ckUpQ CniuetuT

10、 IliTl口 Frnn-eZimh.-, Az-j-A=B兄M GprinAtry Pack注/ eom., Eribeddtd 弓eoiu ,Crmponenls Waiinfac-tinriik Dr-kwi F rma.tAzialyzi sIJI!5uHc1：1* ffiA=：flabLr_TpE-DdT_CflntQrCJa_Eoujid_5o tt-DBniCfa_Ee iin.d_T*p1Cxp 二&丁_合口1 t-zo.nC i. a play.二ZipniCg 耳iXaFii.StdtUJiaiiJtIWtE itOPLR_MlBt#rF la!：6_b&Linii_fii

11、ctor 口 riut ri丽旷:伽和 Ar* aw Bvurl G54try Fttckage Gm . Brlelde 1 Ck_S 匚：=：_3FailezLcSkSzSziil.tUici弓二 f 已2丄_】FliLe EoJJTZ： cn.il J?lic t_Ec j.ndSi fCLil.SCenFnHHTA/6、器件信息层叠设置Component对于PCB上器件而言，封装信息仍不能完全反应器件信息，PackageGeometry圭寸装层叠中只有圭寸装本身的层叠， 还不包括器件信息。在Component 该层叠中，我们即可设置器件的其他信息，其纵向 Subclass中一般只考虑器

12、件装配层信息(Assembly_Top/Assembly_Bottom )以及丝印层信息(Silkscreen_To p/Silkscreen_Bottom );横向表示器件信息层叠，包括器件值Component Value、器件类型Device Type、器件位号 Ref Des、器件误差Toleranee等器件信息。我们掌握这些器件信息层叠即可根据需要快捷的进行器件信息层叠设置了。口 Hy Fivori tes e Display-J SS St4ck-Uj) 3 ConductorPlen)匕 lloi-CoridT：. + U AreasPn Board Geometry 口 Fack

13、iffe Geon . Embedded (repn. 口 Cnpon*ntTi Msnuf scturin 口 Dr twins Frmit Qj Aitilyai =SLbclasaEillAEzezitly EcttoziA m s mzit ：y_ 5 i f r:AiSiatL7_S：eral_3 AiitabLr_5iir&I_ isaeiatlr_Top 5is-二 3；sc：Jsr_5in；_tispli7_SiEniL_3 DiiBli7_SiiniL_6 3i3eLa7_Tat m iIksc3ean5cttea iill(;CTein_7cp1厶A CatVal DsvT

14、rPtToL. UixPar 口 口可口口 一口 口口7、PCB相关生产层叠设置Manufacturing在PCB设计完成后，需要输出钻孔、底片等生产加工数据，以便完成PCB的后期实现。对于PCB工程师，就需要了解基本生产加工信息，以便正确的输出板厂所需的PCB相关设计数据。在Manufacturing层叠中，包括了 PCB生产数据的相关层叠，工程师只要 掌握其中的相关定义，就可以正确的输出板厂所需数据。其中Subclass包括:钻孔符号(NCdrill_Figure )、钻孔表(NCdrill_Legend )、钻孔数据(NClegend-1-6 )等这些重点需要了解的(板厂必需数据)；若有

15、需要，再考虑丝印自动调整层(Autosilk_Top/Autosilk_Bottom、底片总外壳尺寸(Photoplot_Outline )、PCB测试点层叠(Probe_Top/Probe_Bottom、禁止测试点层叠(No_P robe_To p/No_P robe_Bottom 、等等。根据不同生产需要，产品不同的阶段，工程师可以对生产数据的输出进行合理控制。My FaTri tesrl Diiplty 曰 Uf+1 Q CfttdictcrCh riui+ ClI*Al -ah.r Bo hxd G.砒ty Cn f a;kafe (jeom. 匕 Embata d S昶rr . Qj

16、 Coftpor.eat!_ 宀llQJkuftetujriftg! P I Dr wfitg Pornit 匕 An J.y=i 1ICf.iLtA-utosi 1：ci_$iis_laT!nia 1粧二 aa_Tc-pnltc-_Ec-l:t csaTGlFt 二 3：已_二口 1PrffbcEottflsJPtMop1X:tin二 hut1+8、PCB版图格式层叠Draw ing Formatvmv fSuhr: Lapsesp-jiwingZr=KZ ns_ Origin加二 I RtiiLon_L*ta 1:iTl*_BLockPCB信号完整性分析相关层叠设置根据不同行业、不同企业的

17、不同需要， PCB设计会呈现不同的格式，不同特征，那些特征符号即可在 Drawing Format层叠中选择。因此，版图格式，用以帮助工程师为PCB设计做出特定的标注，主要注意的子层叠 Subclass包括:PCB设计原点层(Drawing_Origin )以及版图Title信息层(Title_Block/Title_Data )等层叠。此外，该Drawing Format层叠在PCB设计与数据输出过程中，很少被使用，只要稍微了解意义即可，不需要深究的。My Favor 1 tftSDi spl即Stack-Up r I Coductor fl*nPn JJoB-Condu.Board Geo

18、matr/ Package Geom. Embedded Geom . _ Components rianTicturin Drawing FormatAn alysis在Aanlysis信号完整性仿真信息层叠中，记录的是Allegro PCB SI仿真相关输出层叠，当我们进行SI仿真时候，会产生一些相关数据信息在某些特定的SI仿真子层叠，我们就可以打开这边的颜色设置来观察。tt)fly f avoriteaSi splay StaclrVp口 ConductorUJ PlanFt nan*CoTkiu.Ar aaSBoard GeonetTy rG or* Embedded Geoid, C

19、oiftjj oiLsnts flaiiiifactTiring Br 3fw iitg Form a七 AnysisLcwliocontourvediua： 3seeortour3ed i uzdZ Z sdc nut c ur3ed i uod-J 5 scontou rKi h_ :soc on-OLiT Fct TEzrr&raturs Stipple Patterrte从上面的层叠介绍，了解到Cadeneeka?.T = LSelectedAllegro PCB设计相关的所有层叠设置意义，这样我们就可以轻松根据企业的模板或自己的喜好为不同层叠设置不同颜色，并可以配以不同的stiPPle patterns，以清楚分明的将PCB不同的层叠、不同的信息同时显示在PCB设计环境中，这样可以大大提高我们的设计效率。当然，如果我们在PCB设计过程中，遇到一些情况，譬如：Allegro设计环境中的层叠设置无法正确标示所需的特殊层叠，或者企业有某些特殊规定、特殊使用的层叠，诸如此类情况出现时，Allegro自带的叠层已经不再适用 PCB