数据交换总线多核片上系统网络处理器多线程数据通路硕士论文

1、基于多核包处理器的高速数据交换总线设计研究微电子学与固体电子学， 2011， 硕士【摘要】 随着互联网高速的发展和微电子技术的不断进步,网络处理器作为现代网络系统的核心设备,正在沿着MPSoC(多核片上系统)的方向发展。可编程多线程数据处理单元由于其高效的多任务并行处理机制和高度的灵活性,使网络处理器在面对不断更新的网络协议和快速增加的网络带宽时具有更强的处理能力。作为网络处理器的数据交换枢纽,数据交换总线承载着交换接口资源和多核处理单元以及SDRAM单元之间众多的数据通路和控制通路,因此数据交换总线是决定网络处理器性能的关键单元之一。如何设计并实现高速的数据交换总线对于高性能网络处理器系统显

2、得至关重要。本文重点研究了在并行多线程包处理系统中的高速数据交换总线的若干关键技术。数据交换总线采用了并行的推拉结构,通过接收并执行包处理单元和SDRAM单元发出的数据传输参考指令或DMA请求,完成各种数据和控制信息的传输;采取了接口资源的异步访问和线程的信号唤醒机制以及IP数据缓冲单元与SDRAM之间的高效DMA传输机制,从而有效隐藏了快速总线接口(Fast Bus Interface)资源的访问延时;通过对传输请求和传输指令的分类缓冲,并对各缓冲队列中的任务设置合理的优先级,使数据交. 更多还原【Abstract】 With the development of Internet

3、 and microelectronic technology, network processor, as the core equipment of modem network system, is developing toward the direction of MPSoC ( Multi-Processor System On a Chip). Because of its flexibility and high efficiency of the parallel processing mechanism for multiple tasks, programmable and

4、 multithreading data processing unit will get strong data processing ability when its confronted with various Internet protocol and fast increasing network bandwidth. . 更多还原 【关键词】 数据交换总线； 多核片上系统； 网络处理器； 多线程； 数据通路； 【Key words】 Data Exchange Bus MPSoC； Network Processor； Multithreading； Data Chan

5、nel； 摘要 5-6 Abstract 6 第一章 绪论 9-13 1.1 网络处理器概述 9-10 1.2 课题的研究背景及其意义 10-11 1.3 论文的内容和工作重点 11-13 第二章 高速数据交换总线的设计背景及设计要求 13-27 2.1 协议分层和数据的收发原理 13-17 2.1.1 网络协议的分层 13-15 2.1.2 基于TCP/IP 的数据收发原理 15-17 2.2 数据交换总线的工作环境 17-24 2.2.1 多核包处理单元的工作原理 17-21 2.2.2 基于StrongARM 的系统初始化 21 2.2.3 基于Intel IXF MAC 的端口就绪轮询

6、和数据交换机制 21-24 2.3 数据交换总线的设计要求 24-25 2.4 本章小结 25-27 第三章 高速数据交换总线设计的技术要点 27-41 3.1 共享存储及其解决方案 28-32 3.1.1 SRAM 传输寄存器的时分复用访问机制 28-30 3.1.2 多核共享数据缓冲FIFO 及其访问机制 30-31 3.1.3 SCRATCH 多核共享暂存器 31-32 3.2 数据交换总线的参考指令 32-35 3.3 高效的直接存储器访问DMA 35-37 3.4 数据交换总线并行结构和任务优先级排序 37-38 3.4.1 数据交换总线的并行结构 37-38 3.4.2 数据交换总

7、线的任务优先级排序 38 3.5 本章小结 38-41 第四章 高速数据交换总线的设计与实现 41-63 4.1 总线结构设计与模块的划分 41-42 4.2 参考指令队列解码模块设计 42-43 4.3 请求和命令队列的设计 43-46 4.3.1 包处理单元指令队列 43-44 4.3.2 SDRAM 传输请求队列 44 4.3.3 StrongARM 命令队列 44-45 4.3.4 数据返回请求队列 45-46 4.4 Push 引擎模块设计 46-51 4.5 Pull 引擎模块设计 51-58 4.6 共享存储模块设计 58-59 4.6.1 RxFIFO 单元和TxFIFO 单元 58-59 4.6.2 Scratchpad 存储器 59 4.7 CSR 控制状态寄存器 59-61 4.8 本章小结 61-63 第五章 高速数据交换总线的验证 63-81 5.1 数据交换总线的功能验证 63-74 5.1.1 基于总线功能模型的验证技术 63-64 5.1.2 高速数据交换总线的验证方案 64-69 5.1.3 数据交换总线的功能验证结果和分析 69-74 5.2 数据交换总线的逻辑综合与FPGA 验证 74-79 5.2.1 数据交换总线的逻辑综合 74-75 5