实验七设计基本触发器

1、实验七设计基本触发器一、实验准备该实验不需要使用七个模块组中的功能单元，所以拨码开关M0DEL_SEL1-3均置于“OFF状态；拨码开关MODEL_SEL5-8全置于“OFF状态，以使用 JTAG下载方式，这里用户可根据自 己所用的下载线来选择适当的下载方式。矚慫润厲钐瘗睞枥庑赖賃軔朧。二、实验目的熟悉利用Quartusll开发数字电路的基本流程和Quartusll软件的相关操作，介绍Quartusll的软件，掌握基本的设计思路，软件环境参数配置，仿真，管脚分配，下载 等基本操作。了解VHDL或原理图设计方法与定制IP模块的思想。掌握基本触发器的设计思路及工作原理三、实验原理通过开关分别输入单

2、 bit的数据，并用开关作为控制信号，实现置位和复位。将D触发器和T触发器的结果分别在 2个LED上显示。聞創沟燴鐺險爱氇谴净祸測樅。四、实验内容1、用VHDL语言设计D触发器和T触发器；注意时钟要用到分频电路。2、用Quartusll软件进行编译，仿真，下载到实验平台进行验证。五、设计原理框图六、引脚分配情况DA21CLKP25CLRF6PSETB21QTAA11QAC10Q,QT为D触发器和T触发器的输出信号，分别对应平台上的LEDO和LED7。 CLR,PSET为高电平清零和置位信号，CLK为时钟信号。残骛楼諍锩瀨濟溆塹籟婭骤東七、结果分析波形仿真上的LEDO和LED7，正确对应了结果。

3、 钟信号，都实现了相应的功能，限于篇幅,信号进行仿真。酽锕极額閉镇桧猪訣锥顧荭钯。CLR,PSET为高电平清零和置位信号，CLK为时这里简单列出波形图，实际可以自己加上其他的八、VHDL源程序代码-D flip floplibrary IEEE;ENTITY DFFLOP ISPORT (D: in STD_LOGIC; -输入CLK,CLR,PSET: in STD_LOGIC;-时钟，清零，置位Q: out STD_LOGIC -输出);END DFFLOP;ARCHITECTURE FFA OF DFFLOP ISBEGINPROCESS(CLK,PSET,CLR)BEGINLi卜空宀

4、异步置位-异步清零IF PSET='1' THENQ<='1'ELSIF CLR='1' THENQ<='0'ELSIF CLK'EVENT AND CLK='1' THENQ<=D;END IF;END PROCESS;END FFA;- T flip flopLIBRARY IEEE;ENTITY TFFLOP ISPORT (T: in STD_LOGIC; - 输入CLK: in STD_LOGIC; - 时钟QT: OUT STD_LOGIC -输出);END TFFLOP;AR

5、CHITECTURE FFB OF TFFLOP ISSIGNAL Q_S:STD_LOGIC;BEGINPROCESS(CLK,T)BEGINIF CLK'EVENT AND CLK='1' THENIF T='1' THENQ_S<=NOT Q_S;ELSEQ_S<=Q_S;END IF;END IF;QT<=Q_S;END PROCESS;END FFB;- 分频电路，平台提供的频率为 50MHZ, 进行分频，便于观察！ library IEEE;entity dividef isport (CLK : in std_logic;

6、CLK_D: out std_logic);end entity;architecture DIVIDE_arch of dividef issignal COUNT : std_logic_vector (18 downto 0 ); beginPROCESS(CLK)BEGIN if clk'event and clk='1' thenELSE COUNT<="0000000000000000000" END IF;END IF;END PROCESS;PROCESS(COUNT)BEGINELSE CLK_D<='0'

7、;END IF;END PROCESS;end architecture;-此处附上 JK 触发器的代码，实现步骤相同，可进行参考 library IEEE;ENTITY JKFF ISPORT (J,K: in STD_LOGIC; CLK,CLR,PSET: in STD_LOGIC;Q,QB: out STD_LOGIC);END JKFF;ARCHITECTURE FFC OF JKFF IS SIGNAL Q_S,QB_S:STD_LOGIC;BEGINPROCESS(PSET,CLR,J,K,CLK) BEGINIF PSET='1' THENQ_S<=

8、9;1'QB_S<='1'ELSIF CLR='1' THENQ_S<='0'输出应该不确定QB_S<='1'- PSET=1,CLR=1ELSIF CLK'EVENT AND CLK='1' THENIF j='0' AND K='1' THEN Q_S<='0' QB_S<='1'ELSIF j='1' AND K='0' THEN Q_S<='1' QB_S<='1'ELSIF j=