基于FPGA的数字电压表显示设计

1、存档日期： 存档编号： 本科生毕业设计（论文）论 文 题 目： 基于FPGA的数字电压表设计 姓 名： XXX 学 院： 电气工程及自动化学院 专 业： 电气工程及其自动化 班 级 、 学 号： 指 导 教 师： XXXX XXX大学教务处印制37摘要 电子设计自动化(electronic design automation,EDA)是近几年发展迅速的将计算机软件、硬件、微电子技术交叉运用的现代电子设计技术。其中EDA设计语言中的Verilog HDL语言是一种快速的电路设计工具，其功能包涵了电路的描述、电路的综合和电路的仿真等三大电路设计内容。本电压表的电路设计正是用Verilog HDL语

2、言完成的。本次设计的主要应用软件是美国ALTERA公司自行设计的一种EDA软件工具，即MAX+PLUS 。本次所设计的电压表的测量范围是05V，精度为0.01V。此电压表的设计特点为：通过软件编程下载到硬件实现,设计周期短,开发效率高。关键词： FPGA Verilog HDL A/D采集 数字电压表AbstractThe design of digital system is becoming faster, bulkier ,smaller and lighter than before. Electronic design automation is in the last few ye

3、ars quickly develop, it makes use of software , hardware ,micro-electronics technology to form a course of electronic design. Among them , the Verilog HDL language of EDA is a kind of tool of fast circuit design , the function covered the circuit describe , the circuit synthesize , the circuit imita

4、te the true etc . The circuit of the design that use Verilog HDL language to complete . The this time design is primarily the applied software is MAX PLUS which is made by the United States ALTERA company.This systems range is 0v to +5v and precision is 0.01v.Characteristics of this electric voltage

5、 watch is :Pass the software program to download the hardware o realize , design the period is short ,development the efficiency is high. Key words: FPGA Verilog HDL A/D Acquisition Digital voltage目 录摘要IAbstractII1绪论11.1研究的目的、意义及前景11.2研究的主要内容22 开发工具介绍42.1 EDA技术的简介42.2 FPGA的概念与特点52.3 Verilog HDL语言概述7

6、2.4软件工具MAX+PLUSII的简介103 硬件电路设计123.1设计方案比较123.2硬件电路框图123.3 ADC0809模块133.4 FPGA模块183.5显示模块194 FPGA功能模块的设计及仿真214.1系统软件原理214.2采样控制模块224.3数据处理模块264.4扫描、显示模块295 总结34致谢35参考文献36XXX大学本科生毕业设计 基于FPGA的数字电压表设计1 绪论1.1研究的目的、意义及前景数字电压表（Digital Voltmeter）简称DVM，是实验中的重要仪表，其数字化是指将连续的模拟电压量转换成不连续、离散的数字量并加以显示。传统的实验用模拟电压表功

7、能单一、精度低、体积大，且存在读数时的视差，长时间连续使用易引起视觉疲劳，使用中存在诸多不便。而目前数字万用表的内部核心多是模数转换器，其精度很大程度上限制了整个表的准确度，可靠性较差。传统的数字电压表设计通常以大规模ASIC(专用集成电路)为核心器件，并辅以少量中规模集成电路及显示器件构成。ASIC完成从模拟量的输入到数字量的输出，是数字电压表的心脏。这种电压表的设计简单、精确度高，但是这种设计方法由于采用了ASIC器件使得它欠缺灵活性，其系统功能固定，难以更新扩展。后来发展起来的用微处理器(单片机)控制通用A/D转换器件的数字电压表的设计的灵活性明显提高，系统功能的扩展变得简单，但是由于微

8、处理器的引脚数量有限，其控制转换速度和灵活性还是不能满足日益发展的电子工业的需求。而应用EDA(电子设汁自动化)技术及FPGA(现场可编程门阵列)，其集成度高、速度快、性能十分可靠、用户可自由编程且编程语言通俗易懂、系统功能扩展非常方便。采用FPGA芯片控制通用A/D转换器可使速度、灵活性大大优于由微处理器和通用A/D转换器构成的数字电压表。1科学技术的发展为测量仪器、仪表提供了新原理和新技术以及新型的元、器体，同 时又对测量仪表提出了更新、更高的要求。数字电压表(简写为 DVM)就是在精密电测量技术、计算技术、自动化技术和电子技术的基础上产生和发展起来的。 数字式仪表是能把连续的被测量自动地

9、变成断续的、用数字编码方式的、并以十进 制数字自动显示测量结果的一种测量仪表。这是一种新型仪表，它把电子技术、计算技术、自动化技术的成果与精密电测量技术密切的结合在一起。成为仪器、仪表领域中独 立而完整的一个分支。 1952 年，美国NLS公司首创四位数字电压表，到现在的五十多年中经过了不断的改进和提高。电压表是从电位差计的自动化考虑中研制成功的，开始是四位然后是五位、六位，而现在发展到七位、八位数码显示；从最初的一、二种工作原理发展到几十种原理，从最早采用继电器、电子管发展到全晶体管化、集成电路化、微处理器化；认一台 DVM 只能测一、二种参数到能测十几种参数的多用型；显示器件也从辉光数码显

10、示发展 到等离子体、发光二极管、液晶显示等。电压表的体积和功耗越来越小，重量不断减轻，价格也逐步下降，可靠性越来越高，量程范围也逐渐扩大。回顾一下电压表的发展过程，大致可分为以下三个阶段: 数字化阶段。5060 年代中期，电压表的特点是运用各种原理实现模数(AD) 转换，即将模拟量转化成数字量，从而实现测量仪表的数字化。 高准确度阶段。由于精密电测量的需要，电压表开始向高准确度、高位数方向发展，出现了所谓复合型原理的仪表。 智能化阶段。60 年代末期，电子技术和工艺结构有了飞跃的发展，而大规模集成 电路(LSI)与计算机技术相结合的产物是微处理器(简写为 P)。1972 年，美国 Intel

11、公司首创微处理器不久即研制出微处理器式数字电压表，实现了电压表数据处理自动化和可编程序。因为带有存贮器并使用软件，所以可进行信息处理，可通过标准接口组成自动测试系统(简写为 ATS)。这些仪表除了完成原有电压表的各种功能外，还能够自校、 自检，保证了自动测量的高准确度，实现了仪器、仪表的所谓“智能化”。当前，智能表发展十分迅速，而微处理式电压表在智能仪表中占的比重最大。智能化的电压表为实现各种物理量的动态测量提供了可能。1.2研究的主要内容本课题主要研究数字电压表的一般设计原理,并结合新型的可编程逻辑器件（FPGA）设计了一种方便、实用的数字电压表。我主要设计软件那部分。采用ACEX1k30T

12、C144-3的一款FPGA芯片实现电压表的数码显示的功能。设计中所要求设计的数字电压表为4位，由三大部分组成，数据转换模块进行模数转换后到数据处理模块处理得到BCD码转换成能被数码管识别的字型编码，再到显示模块，每一部分又包含了若干子电路，将各电路组合起来，就构成了一个整体。硬件设计所需的硬件主要有：直流电平输出电路、ADC0809、七段显示器。基于FPGA的数字电压表有三大部分组成，具体分为A/D转换电路、FPGA控制电路和显示电路。电压输入A/D转换器后转化为数字量送入FPGA芯片，经过FPGA的逻辑控制（A/D控制、BCD码转换和扫描显示），最终由LED数码显示结果。图1-1硬件结构图我

13、采用8位AD转换器ADC0809对模拟电压采样，以一片高性能FPGA芯片为控制核心，以软件实现了诸多硬件功能，对电压信号的转换结果进行准确实时的运算处理并送出显示。系统的主要功能都集成在一块芯片上，大大减少了系统的分立元件数量，降低了功耗，增加了可靠性，较好地实现了电压的精准测量。2 开发工具介绍2.1 EDA技术的简介随着微电子技术和计算机技术的不断发展，在涉及机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等领域的电子系统设计工作中，EDA技术的含量正以惊人的速度上升，它已成为当今电子技术发展的前沿之一。EDA以计算机为工具，设计者在其软件平台上，用硬件描述语言HDL完成设计文件，

14、然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作2。利用EDA技术(特指IES/ASIC自动设计技术)进行电子系统的设计，具有以下几个特点：（1）用软件的方式设计硬件；（2）用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；（3）设计过程中可用有关软件进行各种仿真；系统可现场编程，在线升级；（4）整个系统可集成在一个芯片上，体积小、功耗低、可靠性高；（5）从以前的“组合设计”转向真正的“自由设计”；（6）设计的移植性好，效率高；（7）非常适合分工设计，团体协作。因此，EDA技术是现代电子设计的发展

15、趋势。3EDA技术的理论基础,设计工具,设计器件应是这样的关系:设计师用硬件描述语言HDL描绘出硬件的结构或硬件的行为,再用设计工具将这些描述综合映射成与半导体工艺有关的硬件配置文件,半导体器件FPGA则是这些硬件配置文件的载体.当这些FPGA器件加载,配置上不同的文件时,这个器件便具有了相应的功能.在这一系列的设计,综合,仿真,验证,配置的过程中,现代电子设计理论和现代电子设计方法贯穿于其中。以HDL语言表达设计意图,以FPGA作为硬件实现载体,以计算机为设计开发工具,以EDA软件为开发环境的现代电子设计方法日趋成熟.在这里,笔者认为,要振兴我国电子产业,需要各相关专业的人士共同努力.HDL

16、语言的语法语义学研究与半导体工艺相关联的编译映射关系的研究,深亚微米半导体工艺与EDA设计工具的仿真,验证及方法的研究,这需要半导体专家和操作系统专家共同努力,以便能开发出更加先进的EDA工具软件.软件,硬件协同开发缩短了电子设计周期,加速了电子产品更新换代的步伐.毫不夸张地说,EDA工程是电子产业的心脏起搏器,是电子产业飞速发展的原动力4。2.2 FPGA的概念与特点FPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决

17、了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。目前以硬件描述语言（Verilog 或 VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flipflop）或者其他更加完整的记忆块。5 系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品F

18、PGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。 FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。另外一种方法是用CPLD（复杂可编程逻辑器件备）。 早在1980年代中期，FPGA已经在PLD设备中扎根。CPLD和FPGA包括了一些相对大数量的可以编辑逻辑单元。CP

19、LD逻辑门的密度在几千到几万个逻辑单元之间，而FPGA通常是在几万到几百万。 CPLD和FPGA的主要区别是他们的系统结构。CPLD是一个有点限制性的结构。这个结构由一个或者多个可编辑的结果之和的逻辑组列和一些相对少量的锁定的寄存器。这样的结果是缺乏编辑灵活性，但是却有可以预计的延迟时间和逻辑单元对连接单元高比率的优点。而FPGA却是有很多的连接单元，这样虽然让它可以更加灵活的编辑，但是结构却复杂的多。 CPLD和FPGA另外一个区别是大多数的FPGA含有高层次的内置模块（比如加法器和乘法器）和内置的记忆体。一个因此有关的重要区别是很多新的FPGA支持完全的或者部分的系统内重新配置。允许他们的

20、设计随着系统升级或者动态重新配置而改变。一些FPGA可以让设备的一部分重新编辑而其他部分继续正常运行。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有： 1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。2）FPGA可做其它全定制或半定制ASIC电路的中试样片。 3）FPGA内部有丰富的触发器和IO引脚。 4）FPGA是ASIC

21、电路中设计周期最短、开发费用最低、风险最小的器件之一。 5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。 可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可

22、。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。2.3 Verilog HDL语言概述Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公

23、司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。6Verilog HDL就是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功，从而使得Verilog HDL迅速得到推广应用。1989年CADENCE公司收购了GDA公司，使得VerilogHDL成为了该公司的独家专利。1990年CADENC

24、E公司公开发表了Verilog HDL,并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995。Verilog HDL的最大特点就是易学易用，如果有C语言的编程经验，可以在一个较短的时间内很快的学习和掌握，因而可以把Verilog HDL内容安排在与ASIC设计等相关课程内部进行讲授，由于HDL语言本身是专门面向硬件与系统设计的，这样的安排可以使学习者同时获得设计实际电路的经验。与之相比，VHDL的学习要困难一些。但Verilog HDL较自由的语法，也容易造成初学者犯一些错误，这一点要注意。选择VHDL还是verilog HDL这是一个

25、初学者最常见的问题。其实两种语言的差别并不大，他们的描述能力也是类似的。掌握其中一种语言以后，可以通过短期的学习，较快的学会另一种语言。 选择何种语言主要还是看周围人群的使用习惯，这样可以方便日后的学习交流。当然，如果您是集成电路（ASIC）设计人员，则必须首先掌握verilog，因为在IC设计领域，90%以上的公司都是采用verilog进行IC设计。对于PLD/FPGA设计者而言，两种语言可以自由选择。设计人员通过计算机对HDL语言进行逻辑仿真和逻辑综合，方便高效地设计数字电路及其产品。常用的Verilog HDL语言开发软件有Altera公司的MAX+PLUS II，Quartus II和

26、Xilinx公司的Foundation ISE。Verilog HDL的发展历史：1、1981年Gateway Automation(GDA)硬件描述语言公司成立。2、1983年该公司的Philip Moorby首创了Verilog HDL，Moorby后来成为Verrlog HDL-XL的主要设计者和Cadence公司的第一合伙人。3、1984-1985年Moorby设计出第一个关于Verilog HDL的仿真器。4、1986年Moorby对Verilog HDL的发展又做出另一个巨大的贡献，提出了用于快速门级仿真的XL算法。5、随着Verilog HDL-XL的成功，Verilog HDL

27、语言得到迅速发展。6、1987年Synonsys公司开始使用Verilog HDL行为语言作为综合工具的输入。7、1989年Cadence公司收购了Gateway公司，Verilog HDL成为Cadence公司的私有财产。8、1990年初Cadence公司把Verilong HDL和Verilong HDL-XL分开，并公开发布了Verilog HDL.随后成立的OVI（Open Verilog HDL International）组织负责Verilog HDL的发展，OVI由Verilog HDL的使用和CAE供应商组成，制定标准。9、1993年，几乎所有ASIC厂商都开始支持Verilo

28、g HDL，并且认为Verilog HDL-XL是最好的仿真器。同时，OVI推出2.0版本的Verilong HDL规范，IEEE接收将OVI的Verilong HDL2.0作为IEEE标准的提案。10、1995年12月，IEEE制定了Verilong HDL的标准IEEE1364-1995.任何新生事物的产生都有它的历史沿革，早期的硬件描述语言是以一种高级语言为基础，加上一些特殊的约定而产生的，目的是为了实现RTL级仿真，用以验证设计的正确性，而不必像在传统的手工设计过程中那样，必须等到完成样机后才能进行实测和调试。Verilog硬件描述语言的主要能力：基本逻辑门，例如and、or和nand

29、等都内置在语言中。7用户定义原语（UDP）创建的灵活性。用户定义的原语既可以是组合逻辑原语，也可以是时序逻辑原语。开关级基本结构模型，例如pmos 和nmos等也被内置在语言中。提供显式语言结构指定设计中的端口到端口的时延及路径时延和设计的时序检查。可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式使用过程化结构建模；数据流方式使用连续赋值语句方式建模；结构化方式使用门和模块实例语句描述建模。Verilog HDL中有两类数据类型：线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。能够描述层次设计，可使用模块实例结构描述任何层次。设

30、计的规模可以是任意的；语言不对设计的规模（大小）施加任何限制。Verilog HDL不再是某些公司的专有语言而是I E E E标准。人和机器都可阅读Verilog 语言，因此它可作为E D A的工具和设计者之间的交互语言。Verilog HDL语言的描述能力能够通过使用编程语言接口（ P L I）机制进一步扩展。P L I是允许外部函数访问Verilog 模块内信息、允许设计者与模拟器交互的例程集合。设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级（ RT L）到算法级，包括进程和队列级。能够使用内置开关级原语在开关级对设计完整建模。同一语言可用于生成模拟激励和指定测试的验证约束条件

31、，例如输入值的指定。Verilog HDL 能够监控模拟验证的执行，即模拟验证执行过程中设计的值能够被监控和显示。这些值也能够用于与期望值比较，在不匹配的情况下，打印报告消息。在行为级描述中， Verilog HDL不仅能够在RT L级上进行设计描述，而且能够在体系结构级描述及其算 法级行为上进行设计描述。能够使用门和模块实例化语句在结构级进行结构描述。在Verilog HDL 的混合方式建模能力，即在一个设计中每个模块均可以在不同设计层次上建模。Verilog HDL 还具有内置逻辑函数，例如&（按位与）和|（按位或）。对高级编程语言结构，例如条件语句、情况语句和循环语句，语言中都可以使用。

32、可以显式地对并发和定时进行建模。提供强有力的文件读写能力。语言在特定情况下是非确定性的，即在不同的模拟器上模型可以产生不同的结果；例如，事件队列上的事件顺序在标准中没有定义。2.4软件工具MAX+PLUSII的简介Max+plus是Altera公司提供的FPGA/CPLD开发集成环境，Altera是世界上最大可编程逻辑器件的供应商之一。Max+plus界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在Max+plus上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程，也是本人在整个课题的研

33、究过程中选用的EDA开发工具。MAX+PLUSII Complier(编译器)是MAX+PLUSII软件的核心。它支持Altera的多种PLD器件，能提供真正与结构无关的设计环境和强有力的逻辑综合能力。8Max+plus特点：1、开放的界面 Max+plus支持与Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。 2、与结构无关 Max+plus系统的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Cla

34、ssic可编程逻辑器件，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。 3、完全集成化 Max+plus的设计输入、处理与较验功能全部集成在统一的开发环境下，这样可以加快动态调试、缩短开发周期。 4、丰富的设计库 Max+plus提供丰富的库单元供设计者调用，其中包括74系列的全部器件和多种特殊的逻辑功能（Macro-Function）以及新型的参数化的兆功能（Mage-Function）。 5、模块化工具 设计人员可以从各种设计输入、处理和较验选项中进行选择从而使设计环境用户化。 6、硬件描述语言（HDL） Max+plus软件支持各种HDL设计输入选项，包括VHDL、Verilog

35、HDL和Altera自己的硬件描述语言AHDL。 7、Opencore特征 Max+plus软件具有开放核的特点，允许设计人员添加自己认为有价值的宏函数。3 硬件电路设计3.1设计方案比较 采用双积分数模/转换器为核心器件，称为双积分式电压表。在一个测量周期内，将被测电压U加到积分器的输入端，在确定的时间内进行积分。然后切断输出电压，在积分器的输入端加与U极性相反的电压U，进行定值积分，但积分方向相反，直到积分输出达到起始电平为止，从而将U转换成时间间隔量进行测量。只要用计数器累计时间间隔的脉冲数，即为U的值。电路简单便于维护。但电压表的测量精度完全受制于模/数转换的精度。而且系统无升级空间。

36、另外采用单片机作为系统的控制中心。输入信号经模数转换后送到单片机进行数据处理，根据不同的电压信号计算出不同的数值并且输出显示。这种方案的优点在于单片机技术成熟、运算功能较强、编程灵活、设计成本也比较低，因此能较为准确的测量出输出电压值。但在单片机系统中必须使用大量分立元件组成外围电路，故而系统显得十分复杂，可靠性低，它的抗干扰能力也比较差，功耗也好高。采用现场可编程门阵列即FPGA为系统核心，是目前电子产品的设计热门方向。系统最大限度的将所有器件集合在FPGA的芯片上，体积大大减小、集成性高、可靠性高。而且逻辑单元控制灵活、使用范围极广，实现了大规模和超大规模电路的集合。其硬件功能完全由软件编

37、程实现，修改调试方便，在不改变原有电路的前提下进行并实现系统的升级。较好的克服了另外两种方案的缺陷，具有它独特的优势。综上分析，本设计采用FPGA优势很明显。3.2硬件电路框图数字电压表，它是采用数字化测量技术，把连续的模拟量（直流或交流输入电压）转换成不连续、离散的数字形式并加以显示的仪表。由于数字式仪器具有读数准确方便、精度高、误差小、灵敏度高和分辨率高、测量速度快等特点而倍受青睐。通常按A/D转换方式的不同将DVM分成两大类，一类是直接转换型;另一类是间接转换型，又称积分型，包括电压一频率变换。而由前面分析可知本课题的核心电路路由FPGA完成，选用了Altera公司的EPF10K10LC

38、84-4芯片，用VHDL语言对它进行设计，本设计是由三大模块组成，（1）AD转换模块，组要负责将模拟信号转换为数字信号，以便送FPGA处理；(2)FPGA模块，激活A/D转换器动作、接收A/D转换器传递过来的数字转换值，将接收到的转换值调整成对应的数字信号；(3)显示模块，将数据处理模块输出的4位BCD码译成相应7段数码驱功值，使模拟电压值在4个数码管上显示。工作时，系统按一定的速率采集输入的模拟电压，经ADC0809CCN转换为8位数字量，此8位数字量经FPGA处理得到模拟电压的数字码，再输入数码管获得被测电压的数字显示。此电压表的测量范围：05V，四位数码管显示。整个数字电压表的硬件结构如

39、3-1图所示9。电压输入A/D转换器A/D控制控制核心FPGA扫描显示显示器BCD码转换图3-1系统原理图3.3 ADC0809模块ADC0809是采样分辨率为8位的、以逐次逼近原理进行模数转换的器件。其内部有一个8通道多路开关，它可以根据地址码锁存译码后的信号，只选通8路模拟输入信号中的一个进行A/D转换。3.3.1 A/D转换器的主要技术指标(1)分辨率分辨率是指A/D转换器能分辨的最小模拟输入量。通常用能转换成的数字量的位数来表示，如8位、10位、12位、16位等。位数越高，分辨率越高。例如，对于8位A/D转换器，当输入电压满刻度为5V时，其输出数字量的变化范围为0255，转换电路对输入

40、模拟电压的分辨能力为5V/25519.5mV。(2)转换时间转换时间是A/D转换器完成一次转换所需的时间。转换时间是编程时必须考虑的参数。若CPU采用无条件传送方式输入A/D转换后的数据，则从启动A/D芯片转换开始，到A/D芯片转换结束，需要一定的时间，此时间为延时等待时间，实现延时等待的一段延时程序，要放在启动转换程序之后，此延时等待时间必须大于或等于A/D转换时间。(3)量程量程是指A/D转换器所能转换的输入电压范围。(4)精度精度是指与数字输出量所对应的模拟输入量的实际值与理论值之间的差值。A/D转换电路中与每一个数字量对应的模拟输入量并非是单一的数值，而是一个范围 。例如：对满刻度输入

41、电压为5V的12位A/D转换器， 122mV，定义为数字量的最小有效位LSB。若理论上输入的模拟量A，产生数字量D，而实际输入模拟量A 产生还是数字量D，则称此转换器的精度为 0LSB。当模拟电压 或 还是产生同一数字量D，则称其精度为 1/4LSB。目前常用的A/D转换器的精度为1/42LSB。实现A/ D 转换的方法比较多, 常见的有计数法、双积分法和逐次逼近法。由于逐次逼近式A / D 转换具有速度快, 分辨率高等优点, 而且采用该法的ADC芯片成本较低, 因此在设计中采用该种方式。逐次逼近式A/ D 转换器的原理如图2 所示。它由逐次逼近寄存器、D/ A 转换器、比较器和缓冲寄存器等组

42、成。当启动信号由高电平变为低电平时, 逐次逼近寄存器清0, 这时, D/ A 转换器输出电压V o 也为0, 当启动信号变为高电平时, 转换开始, 同时, 逐次逼近寄存器进行计数。10图3-2 逐次逼近式A/D转换逐次逼近寄存器工作时与普通计数器不同, 它不是从低位向高位逐一进行计数和进位, 而是从最高位开始, 通过设置试探值来进行计数。在第一个时钟脉冲到来时, 控制电路把最高位送到逐次逼近寄存器, 使它的输出为10000000, 这个输出数字一出现, D/ A 转换器的输出电压V o 就成为满量程值的128/ 255。这时, 若Vo Vi 则作为比较器的运算放大器的输出就成为低电平, 控制电

43、路据此清除逐次逼近寄存器中的最高位; 若Vo V i 则比较器输出为低电平, 从而使次高位域复位; 若V oUo , 比较器得出1, 则控制电路使逐次比较寄存器的D7 位保留1; 如果Ui Uo , 比较器输出为0, 则清除位D7 的1, 然后使次高位D6 = 1, 与上次的结果相加后经DPA 转换得到新的U0 ( 满量程的3P4 或1P4) ,再与Ui 进行比较, 决定保留还是清除位上的1, ,重复上述过程, 直至D0 为止。这样, 经过8 次比较后, 8 位逐次比较寄存器的状态即为一次A/D 转换完成后所对应的数字量。ADC0809 除含有8 位逐次逼近型APD 转换器外, 还有8 通道多

44、路转换器和3 位地址锁存和译码器, 以实现对8 路输入模拟量的选择。当地址锁存允许信号有效时, 将3 位地址锁入地址锁存器中,经译码器选择8 路模拟量中的一路通过8 位A/D 转换器转换输出。输出端具有三态输出锁存缓冲器,受输出允许信号的控制, 当该信号为高电平时, 打开输出缓冲器三态门, 转换结果输出到数据总线上; 当该信号为低电平时, 输出数据线呈高阻态。ADC0809 是CMOS 工艺芯片, 允许的电源范围较宽,可从5 15V。当该芯片采用单5V 电源工作时, 模拟信号输入范围为0 5V, 输出可与TTL 兼容。14根据ADC0809工作原理设计的采样控制器模。模块图如图4.2所示。其中

45、d7: 0 , eoc, oe, ale, start 与ADC0809 的同名引脚相对应; reset 为复位信号, 高电平有效; q 7: 0 为采样控制器的输出数据, 其实际上是ADC0809 转换所得数据的缓存输出。基于Verilog HDL 语言的A/D 采样控制器设计图4-2 采样控制模块源程序:module adc( d, clk, eoc, lock, ale, start, oe, adda, q, reset) ;input reset;input 7: 0 d;input clk, eoc;output lock, ale, start, oe, adda;output

46、7: 0 q;reg 7: 0 q;reg ale, start, oe, adda;reg 2:0 current_state; reg 2:0 next_state;reg lock;/定义状态parameter st0= 3b000;parameter st1= 3b001;parameter st2= 3b010;parameter st3= 3b011;parameter st4= 3b100;parameter st5= 3b101;parameter st6= 3b110;/组合逻辑always( current_state or eoc)begincase( current_state)st0: begin ale = 0; start = 0; oe = 0; lock= 0; next_state = st1; endst1: begin ale = 1; start = 0; oe = 0; lock= 0; next_state = st2; endst2: begin ale = 0; start = 1; oe = 0; lock= 0; next_state = st3; endst3: begi