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文档简介

1、 应用QuartusII完成基本时序电路的设计【实验目的】 熟悉Quartus的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。【实验内容1】 根据课本实验4-1的步骤和要求，设计含异步清零和同步加载与时钟使能的计数器(使用例3-20)，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。【例3-20】 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT (CLK,RST,EN,LOAD : IN STD_LOGIC; DATA : IN ST

2、D_LOGIC_VECTOR(3 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10;ARCHITECTURE behav OF CNT10 ISBEGIN PROCESS(CLK, RST, EN,LOAD) VARIABLE Q : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN Q:= (OTHERS =>0) ; -计数器异步复位 ELSIF CLKEVENT AND CLK=1 THEN -检测时钟上升沿

3、IF EN = 1 THEN -检测是否允许计数（同步使能） IF LOAD = 0' THEN Q:= DATA;ELSE -由LOAD=0'装载新数据 IF CQI < 9 THEN Q:= Q + 1; -允许计数,检测是否小于9 ELSE Q:= (OTHERS =>0); -大于9，计数值清零 END IF; END IF;END IF; END IF; IF Q = “1001” THEN COUT <= '1' -计数大于9，输出进位信号 ELSE COUT <= '0'END IF DOUT <= Q; -将计数值向端口输出END PROCESS;END

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