功率放大器外文翻译.

1、外文翻译:应用于功率放大器的过压保护电路原文来源:Electronics. Circuits and Systems.15th IEEE InternationalConference ,2008.ICECS 2008:161-164译文正文：摘要随着移动通信设备对更高集成度和更低成本的需求的增加，使用CMOS功率放 大器来代替GaAs或者SiGe功率放大器的趋势越来越大。虽然目前 CMOS价格相 对比较低廉，但是其射频性能存在劣势，而且还有低的击穿电压。这个问题特别体现 在PA的输出级当负载不匹配是，导致高电压驻波比（VSWR并在PA输出高峰峰值 电压。本文在0.13mm CMOS工艺下设计

2、了一个 27dBm PA,包括VSWR保护电 路。一个控制回路检测在PA输出端的高电压振幅尖峰以降低 PA的增益，从而降低 输出电压摆幅达到理想值。1、引言功率放大器是每个射频发射机的最重要部分之一。大多数功率放大器是基于 SiGe或GaAs工艺技术，而收发器和基带电路更加倾向于使用低成本的标准CMOS技术。CMOS PA可以使得整个完整的无线电系统集成在单个芯片中，这对于成本和 面积的减少是相当可观的。虽然 CMOS PA的设计是一个非常大的挑战，但是现代 深亚微米CMOS工艺的性能接近SiGe或GaAs PA更加具有吸引力。一个主要的问 题是将在所有可能的情况之下保证可靠的操作。如果负载失

3、配时，在PA输出端将导 致高的VSWR,这个问题对于标准CMOS晶体管的低击穿电压非常重要。本文提出了一种用于CMOS功率放大器的VSWR保护电路。该电路另外设计 附加在一个输出功率为27 dBm的两级差分功率放大器中。这个 PA的设计是为了集成在DECT电话芯片中，和参考文献1类似。PA的设计细节和测试结果参照文献 2 o本文结果如下：首先简单介绍了 PA的非理想影响。第三部分介绍了可能的解 决方案。第四部分给出了 PA的整体结果和设计。接着对 VSWR保护电路做了详 细的介绍，最后给出了测试和仿真结果。2、PA的非理想因素CMOS PA的可靠性问题主要包括三个方面：由于热载流子效应，模拟C

4、MOS电路的RF性能会退化3。当漏极电场强度高 时,沟道电子将对Si-SiO2表层产生破坏,从而出现热载流子效应。这将导致 MOSFET的开启电压增大使得跨导降低。电迁移通常是指在电场的作用下导电离子运动造成元件或电路失效的现象。它 可能会导致线路空隙，甚至差距，导致了芯片的破坏。电迁移是一个问题，尤其是当大 的直流电流密度存在同一个线路中。最后,CMOS晶体管的一个致命威胁是栅氧化层或 PN结暴露在过高的电压下 会直接被击穿。0.13 m工艺的栅级击穿电压根据晶体管的种类在 4.5V8.5V之间。 PN结的反向击穿电压约为7V。3、天线上负载失配造成的过高电压天线上负载失配导致传输信号的反射

5、从而形成驻波。反射波的幅度和相位可以 通过反射因子p来度量。如果传输信号幅度为 Vf,则驻波的最大幅度为Vmax =Vf(1 + | p因此在负载失配严重时,驻波幅度可以达到传输信号幅度的 2倍。负载失配可以通过驻波比 (VSWR来反应,VSWR是驻波最大电压与最小电压的比值。A.驻波比高电压驻波会加速PA电迁移的长期退化和热载流子效应，甚至会立即导致晶体 管的击穿。一种办法，应付CMOS晶体管击穿的问题是要面对它的工艺水平，融入标 准CMOS高电压兼容的晶体管。这些设备的制造过程中就必须增加额外的步骤和 手段，此外，这些射频晶体管的性能一般低于标准的晶体管。最后 ，很多半导体公司 无生产线，

6、并在独立半导体铸造厂制作。因此,有希望进行替代解决在线路水平上的问题，电压反馈电路，以避免线路老化 该电路只适用双极晶体管，不适合用于CMOS功率放大器。这项工作提出了一个用于 CMOS功率放大器的保护电路。这感觉在 PA的开 路漏极输出高电压和动态降低偏置和增益放大阶段。基本概念和 6相似，但实施是 不同的。两个主要组成部分，过压检测器和偏置调节，将在未来章节中讨论。驻波比保护提出功率放大器包括一个两个阶段 AB类功率放大器的核心和输出 电压控制回路。一个系统的框图如图1所示控制回路的电压摆幅放大器在第二阶段 的产出。如果输出摆幅在一定条件下驻波或过于高电源电压 ，偏置，因此放大器的增 益受

7、限制降低，重新建立输出摆幅。差分功率放大器需要单端转换。除芯片以外的所有CMOS采用13微米工艺。图1设计功率放大器的核心这两个阶段的核心采用的是功放大器级间和输入的匹配，结构是众所周知的，特 别是对双极型器件功率放大器，电路图如图2差分设计采用了虚拟平面，导致了良好 的偶次谐波取消，该差分结构,尤其是一个重要的单片机发器，因为它减少了大功率放 大器的干扰信号和其他组成部分。通过对变压器磁耦合器，放大器耦合被电隔离。所以偏置可设定为两个阶段。 正如图中可以看出。2电流于偏置，利用变压器中心抽头。谐振需要调整，以减少输 入和输出变压器在作方面的费用微调电容 C1和C2被添加到匹配的网络，实现了

8、1.9 GHz的工作频率共振。通过不同的转化率以及变压器的大小，一个良好的级间匹配和输入匹配被发 现。尽管如此通过电容晶体管的空间是有限的，此问题是更比双极型器件的 CMOS 严重，获取更高的频率更差。功率放大器是专为集成到一个单芯片的 DECT收发器，它是在两个电池供电下 工作，功率放大器直接连接电池，两个串联的镍氢电池的电压是 2。5V。当电池充电 时，电原电压在很短时间内可达到 3.6V,早先提交了一份输出功率0.13微米的 CMOS功率放大器具有良好的性能，已高于1.2 V的低电源电压的可靠性问题。因此 除了保护电路的驻波，重点放在已经意识到的可行性设计和功率放大器的核心布 局。B输出

9、匹配和差分至单端转换负载阻抗变换和差分到单端转换被微型 LC利用。差分负载阻抗功率放大器输 出转变的是相同的频率，它是由高次谐波的不平等。因此，在不同峰值电压漏输出驻 波比时，可能会有所不同应用条件。因此，有必要监测与过压检测器都漏输出的峰值 电压C:过电压检测：对于过电压检测电路如图3它由n个二极管链和一个并联电阻电容组成。在最 后节点射频射出二极管链是连接到功率放大器漏极输出节点。在正常运作的二极管 的电压N?Vknee总和大于最大漏极电压摆幅较大。因此，输出电压不加载和功率放 大器的表现也没有变差。如果在驻波比情况下 ，PA的峰值输出电压超过n?Vknee通 过二极管链和电容器的电流。电

10、压 Vcontrol,这是用来控制偏压，上升到Vcontrol = VRFout - nVknee。高阻抗并联电阻必须履行的驻波条件，允许功率放大器返回正常 状态。或者到一个高阻抗低偏置电阻器使用，有可能节省芯片面积。很显然，采用二极管连接的PMOS晶体管，用晶体管代替二极管是不可能的。- 个二极管连接的晶体管的漏极电压低于大部分电压 ，从而导致二极管反向偏置。因 此，可能破坏晶体管。图3D:动态偏置调节电压是用来调节放大器的偏置点阶段，一是让简单的电流是在功率放大器偏置 在图2中使用。让扩大路在图4中展示出来,图4正常操作的电压一个相当高的参考电压。因此 PMOS管的晶体管M2在左边 的输入

11、阻抗要高于在右边的输入阻抗。目前所有的都是从右边通过的，射频是参考电流的放大级M3和M1r形成一个电流镜在图2中显示。如果检测出一个非常高 的电压射频，电压控制如上图所示，目前晶体管减小，降低了放大器的偏置和增益级，从 而降低输出电压摆幅回到正常状态该控制回路是晶体管M3的电容在输出阶段。当控制电压突然上升，如有错误， 在射频输出节点突然出现一个输出级晶体管，因此有立即崩溃的危险，因此电压波动 仍然存在。解决这个问题是通过增加一个额外的晶体管如果控制电压上显示的电压 可能导致M3的故障切换。在这种情况下对M3 M4的排放立即增大，从而开关功率 放大器在一个射频周期的控制电压,M4的交换机上可以

12、与一个电阻分压器调节.4、可变脉冲发生器在图5中显示的是级联和有源器件功率放大器输出级的漏级电压的模拟结果，图5(a中是在2。5V和50欧天线负载下的波形。在图5(b中展示了强大的负载失 配的情况下，供应电压提高到3.2V。当在漏极的输出节点加最大电压，使得功率放大 器在最坏的情况下由正常操作的 5V上升到6V。如果没有更高的漏极循环电压控制，导致功率放大器第一阶段的输出故障。在正常的操作下，通过保护电路功率放大器的表现是不会下降的图5(a图5(b该检测器和偏置电压调节器在开环模式下进行了瞬态分析。在图6中当突然有个过电压应用在PA输出端时Vbias和Vcontrol被很快的反应出来了。高电压会被 立即检测并且随着很少的射频周期偏置会降低，在图6中随着开环检测模式没有射 频输出可以看出漏极电压减少。5、测试结果一种用于CMOS功率放大器过电压保护电路被提出了 ，在功率放大器输出高电 压时该电路需要被保护，当负载不匹配，一个控制回路检测在PA输出电压幅度过