蒋立平数字逻辑电路与系统设计第7章习题及解答_第1页
蒋立平数字逻辑电路与系统设计第7章习题及解答_第2页
蒋立平数字逻辑电路与系统设计第7章习题及解答_第3页
蒋立平数字逻辑电路与系统设计第7章习题及解答_第4页
全文预览已结束

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

1、习题7.1 若某存储器的容量为1M×4位，则该存储器的地址线、数据线各有多少条？题7.1 解：该存储器的地址线有10条，数据线有2条。7.3 某计算机的内存储器有32位地址线、32位并行数据输入、输出线，求该计算机内存的最大容量是多少？题7.3 解： 该计算机内存的最大容量是232×32位。7.5 已知ROM的数据表如表P7.5所示，若将地址输入A3、A2、A1和A0作为3个输入逻辑变量，将数据输出F3、F2、F1和F0作为函数输出，试写出输出与输入间的逻辑函数式。表P7.5题7.5 解： 7.7 请用容量为1K×4位的Intel2114芯片构成4K×4

2、位的RAM，要求画出电路图。题7.7 解：图 题解7.77.9 已知4输入4输出的可编程逻辑阵列器件的逻辑图如图P7.9所示，请写出其逻辑函数输出表达式。图P7.9 题7.9 解： 7.11 假设GAL器件的结构控制字取值分别为：，请画出OLMC(n)的等效电路图。题7.11 解： 当GAL器件的结构控制字取值分别为：，时，画出OLMC工作在纯组合输出模式，低电平输出有效，其等效电路如图题解7.11所示。图 题解7.117.13 请问CPLD的基本结构包括哪几部分？各部分的功能是什么？题7.13 解：CPLD产品种类和型号繁多，虽然它们的具体结构形式各不相同，但基本结构都由若干个可编程的逻辑模

3、块、输入/输出模块和一些可编程的内部连线阵列组成。如Lattice公司生产的在系统可编程器件ispLSI1032，主要由全局布线区（GRP）、通用逻辑模块（GLB）、输入/输出单元（IOC）、输出布线区（ORP）和时钟分配网络（CDN）构成。全局布线区GRP位于器件的中心，它将通用逻辑块GLB的输出信号或I/O单元的输入信号连接到GLB的输入端。通用逻辑块GLB位于全局布线区GRP的四周，每个GLB相当于一个GAL器件。输入/输出单元IOC位于器件的最外层，它可编程为输入、输出和双向输入/输出模式。输出布线区ORP是介于GLB和IOC之间的可编程互连阵列，以连接GLB输出到IOC。时钟分配网络CDN产生5个全局时钟信号，以分配给GLB和IOC使用。7.15 若用XC4000系列的FPGA器件实现4线-16线译码器，请问最少需占用几个CLB?题7.15 解： 最少需占用8个CLB。 第一个CLB可以完成任意两个独立4变量逻辑函数或任意一个5变量逻辑函数，产生两个输出。而4线-16线译码器由4个输入变量产生16个输出变量，那么8个CLB的G、F组合逻辑函数发生器的输入端均共用译码器的

人人文库> 全部分类> 教育资料 > 课件下载

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论