南通大学14年数电期末复习

1、1数字系统原理与设计数字系统原理与设计复习要点复习要点2015-06-12数字逻辑设计数字逻辑设计2第一章第一章第二章第二章第三章第三章第四章第四章第五章第五章第六章第六章第七章第七章第八章第八章第九章第九章数字逻辑概论数字逻辑概论逻辑门电路逻辑门电路组合逻辑电路组合逻辑电路锁存器和触发器锁存器和触发器时序逻辑电路时序逻辑电路脉冲波形的变换与产生脉冲波形的变换与产生 (555定时器定时器)存储器、存储器、复杂可编程器件和现场可编程门阵列复杂可编程器件和现场可编程门阵列数模与模数转换器数模与模数转换器逻辑代数逻辑代数与硬件描述语言基础与硬件描述语言基础课程内容概括：课程内容概括：数字逻辑设计数字

2、逻辑设计3第第1 1章章 数字逻辑概论数字逻辑概论v内容简介内容简介 1. 数字信号、数字技术等基本概念数字信号、数字技术等基本概念 2. 常用的各种进制数、码制常用的各种进制数、码制 3. 二进制的算术运算和二进制的算术运算和数字逻辑的基本运算数字逻辑的基本运算数字逻辑设计数字逻辑设计4十六进制数十六进制数8A.C 转换成十进制数为？转换成十进制数为？ 转换成二进制数为？转换成二进制数为？ 转换成八进制数为？转换成八进制数为？ 其其8421BCD码为？码为？ 余三码为？余三码为？(8A.C)16 = 8*161 + 8*160 + 12*16-1 = (138.75)10(8A.C)16 =

3、 ( 1000 1010. 1100) 2= ( 2 12. 6) 8= ( 0001 0011 1000. 0111 0101) 8421BCD= ( 0100 0110 1011. 1010 1000) 余三码余三码数字逻辑设计数字逻辑设计5v内容简介内容简介1.逻辑代数的基本概念、公式和定理逻辑代数的基本概念、公式和定理2.逻辑函数的代数化简法逻辑函数的代数化简法3.逻辑函数的卡诺图化简法逻辑函数的卡诺图化简法4.逻辑代数的基本规则逻辑代数的基本规则（掌（掌握对偶规则）握对偶规则）第第2 2章章 逻辑代数逻辑代数数字逻辑设计数字逻辑设计61、了解半导体器件的开关特性。、了解半导体器件的开

4、关特性。2、熟练掌握基本逻辑门（与、或、与非、或非、异或、熟练掌握基本逻辑门（与、或、与非、或非、异或门）、门）、三态门三态门、OC/OD门门和和传输门传输门的逻辑功能。的逻辑功能。3、学会门电路逻辑功能分析方法。、学会门电路逻辑功能分析方法。4、掌握逻辑门的主要参数及在应用中的接口问题。、掌握逻辑门的主要参数及在应用中的接口问题。第第3 3章章 逻辑门电路逻辑门电路P101， 115/ 96， 92数字逻辑设计数字逻辑设计7第第4 4章章 组合逻辑电路组合逻辑电路l小规模集成电路小规模集成电路(SSI)构成构成组合逻辑电路的一般组合逻辑电路的一般分析方分析方法和设计方法法和设计方法。1. 1

5、. 分析的步骤：分析的步骤：（） (1) (1) 由逻辑图写表达式；由逻辑图写表达式； (2) (2) 化简表达式；化简表达式； (3) (3) 列真值表；列真值表； (4) (4) 描述逻辑功能。描述逻辑功能。 2. 2. 设计的步骤设计的步骤：（）（） (1)(1)分析设计要求，设置输入输分析设计要求，设置输入输出变量并逻辑赋值；出变量并逻辑赋值； (2)(2)列真值表；列真值表； (3)(3)写出逻辑表达式，并化简；写出逻辑表达式，并化简； (4)(4)画逻辑电路图。画逻辑电路图。数字逻辑设计数字逻辑设计8某高校毕业班有一个某高校毕业班有一个学生还需修满学生还需修满9个学个学分才能毕业，

6、在所剩分才能毕业，在所剩的的4门课程中，门课程中，A为为5个学分，个学分，B为为4个学个学分，分，C为为3个学分，个学分，D为为2个学分。试用个学分。试用与与非门和非门非门和非门设计一个设计一个逻辑电路，其输出为逻辑电路，其输出为1时表示该生能顺利时表示该生能顺利毕业。毕业。请列出真值表，写出请列出真值表，写出输出逻辑表达式，不输出逻辑表达式，不必画出电路图。必画出电路图。思考题思考题解：（解：（1）列真值表）列真值表 （2）逻辑表达式）逻辑表达式 CDABY00011110000111101110011010000000ABBCDCDCDABYABACDCDCDABCDCDABABAB数字逻

7、辑设计数字逻辑设计9l常用中规模集成（常用中规模集成（MSI）组合逻辑电路的逻辑功能、）组合逻辑电路的逻辑功能、使用方法和应用举例。使用方法和应用举例。 编码器、译码器、数据选择器、加法器和数值比较器编码器、译码器、数据选择器、加法器和数值比较器 利用译码器、数据选择器实现组合逻辑函数的方法利用译码器、数据选择器实现组合逻辑函数的方法例：用例：用MSI实现组合逻辑函数实现组合逻辑函数1. 译码器译码器2.数据选择器数据选择器imF以译码器的地址输入端（以译码器的地址输入端（A2A1A0）作为逻辑函数的输入）作为逻辑函数的输入变量（变量（ABC），译码器的每个输出端），译码器的每个输出端Yi 都

8、与某一个最小都与某一个最小项项mi 相对应，加上适当的门电路，就可以利用译码器实相对应，加上适当的门电路，就可以利用译码器实现组合逻辑函数现组合逻辑函数将将A、B、C分别从地址输入端分别从地址输入端A2、A1、A0输入，使输入，使Di为为0或或1，Y端作为函数输出端作为函数输出FP171 例例4.4.4 作业作业4.4.8例题和作业例题和作业4.4.27数字逻辑设计数字逻辑设计10利用利用8 8选选1 1数据选择器组成函数产生器的一般步骤数据选择器组成函数产生器的一般步骤a a、将函数变换成最小项表达式、将函数变换成最小项表达式b b、将器件处于使能状态、将器件处于使能状态c c、地址、地址信

9、号信号S2、 S1 、 S0 作为函数的输入变量作为函数的输入变量d d、处理数据输入、处理数据输入D0D7信号电平。逻辑表达式中有信号电平。逻辑表达式中有mi ,则相应则相应Di =1，其他的数据输入端均为，其他的数据输入端均为0。总结总结: :数字逻辑设计数字逻辑设计11比较比较Y与与L，当，当 D3=D5=D6=D7= 1 D0=D1=D2=D4=0时时，D7E74HC151D6D5D4D3D2D1D0S2S1S0LYXYZ10Y=L例例 试用试用8选选1数据选择器数据选择器74HC151产生逻辑函数产生逻辑函数 XYZYXYZXL ZXYXYZYXYZXXYZYXYZXL Z)Z(Z0

10、 E2SX 1SY 0SZ 7766554433221100DmDmDmDmDmDmDmDmY 7653mmmmL 解解:数字逻辑设计数字逻辑设计12v组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险p158 定义定义数字逻辑设计数字逻辑设计13第第5 5章章 锁存器和触发器锁存器和触发器 1、熟练掌握基本、熟练掌握基本SR锁存器、逻辑门控锁存器、逻辑门控SR锁存锁存器、器、JK触发器、触发器、D触发器触发器、T 触发器及触发器及T触发器的触发器的逻辑功能逻辑功能2、掌握用、掌握用真值表、卡诺图、特性方程、状真值表、卡诺图、特性方程、状态图和波形图态图和波形图等多种方式来描述触发器的等多种方式

11、来描述触发器的逻辑功能逻辑功能3、掌握不同类型触发器之间的转换方法、掌握不同类型触发器之间的转换方法重点看重点看P254 5.5节节数字逻辑设计数字逻辑设计14第第6 6章章 时序逻辑电路时序逻辑电路2、熟练掌握、熟练掌握时序逻辑电路的分析时序逻辑电路的分析方法（同步）方法（同步）1、熟练掌握时序逻辑电路的描述方式及其相互转换。、熟练掌握时序逻辑电路的描述方式及其相互转换。 逻辑电路图、逻辑方程组、状态转换表、状态图、时序图逻辑电路图、逻辑方程组、状态转换表、状态图、时序图3、熟练掌握、熟练掌握时序逻辑电路的设计时序逻辑电路的设计方法（同步）方法（同步）4、熟练掌握典型时序逻辑电路计数器、寄存

12、器、移位、熟练掌握典型时序逻辑电路计数器、寄存器、移位寄存器的逻辑功能及其应用。寄存器的逻辑功能及其应用。运用运用“反馈清零法反馈清零法”、“反馈置数法反馈置数法” 和和“级联法级联法”等方等方法构成法构成“N进制计数器进制计数器”数字逻辑设计数字逻辑设计15 分析同步时序逻辑电路的一般步骤分析同步时序逻辑电路的一般步骤（看书上（看书上6.26.2节例题）节例题）: :1.了解电路的组成：了解电路的组成：电路的输入、输出信号、触发器的类型等电路的输入、输出信号、触发器的类型等 .确定电路的逻辑功能确定电路的逻辑功能.3.列出状态转换表或画出状态图和波形图；列出状态转换表或画出状态图和波形图；

13、2. 根据给定的时序电路图根据给定的时序电路图,写出下列各逻辑方程式：写出下列各逻辑方程式：() 输出方程；输出方程； () 各触发器的激励（驱动）方程各触发器的激励（驱动）方程;（3）状态方程）状态方程: 将每个触发器的驱动方程代入其特性将每个触发器的驱动方程代入其特性方程得状态方程方程得状态方程.数字逻辑设计数字逻辑设计16 同步时序电路的同步时序电路的设计设计（P291 例例6.3.1 ） 计数器的级联计数器的级联（一）串行进位方式（异步）（一）串行进位方式（异步）实现方法：实现方法：低位的进位信号低位的进位信号高位的高位的CP端端（二）并行进位方式（同步）（二）并行进位方式（同步）实现

14、方法：实现方法：低位的进位信号低位的进位信号高位的保持功高位的保持功能控制端能控制端 用集成计数器（用集成计数器（74161）构成任意进制计数）构成任意进制计数器器反馈清零法反馈清零法反馈置数法反馈置数法级联级联数字逻辑设计数字逻辑设计17计数器的级联是将多个集成计数器（如计数器的级联是将多个集成计数器（如M1进制、进制、M2进进制）串接起来，以获得计数容量更大的制）串接起来，以获得计数容量更大的N（=M1M2）进制）进制计数器。计数器。一般集成计数器都设有级联用的输入端和输出端。一般集成计数器都设有级联用的输入端和输出端。实现的方法：实现的方法：低位的进位信号低位的进位信号高位的高位的CP端

15、端 计数器的级联计数器的级联（一）串行进位方式（异步）（一）串行进位方式（异步）数字逻辑设计数字逻辑设计18例例1 用用74161组成组成256进制计数器进制计数器1 CP D0 D1 D2 D3 CET CEP Q0 Q1 Q2 Q3 TC 74161(A) 1 CP1 1 1 1 CP D0 D1 D2 D3 CET CEP Q0 Q1 Q2 Q3 TC 74161(B) 1 1 1 1 CRD PE PE CR N = 16N = 1616 = 16 = 256 256 计数状态计数状态 : : 0000 00000000 0000 0000 00010000 0001 0000 001

16、0 0000 0010 0000 1111 0000 1111串行进位：串行进位：低位片的进位作为高位片的时钟低位片的进位作为高位片的时钟低位低位高位高位解：解： 00000000 TC=0TC=0 TC=1 TC=1 0001 0001 TC=0TC=0 1111 11111111 1111数字逻辑设计数字逻辑设计19例例2 用用74390组成组成1010=100进制计数器。进制计数器。解：解： 计数状态计数状态 : : 0000 00000000 0000 0000 00010000 0001 0000 0111 0000 0111 0000 1000 0000 1000 0000 100

17、1 0000 1001 0000 000000010001 Q3(低位低位)= CP0(高位高位) = 最终状态最终状态 : :1001 10011001 1001低位低位高位高位CP数字逻辑设计数字逻辑设计20同步计数器实现的方法：低位的进位信号高位的保持功能控制端（相当于触发器的T端） 有进位时，高位计数功能T 1；无进位时，高位保持功能T 0。 计数器的级联是将多个集成计数器（如计数器的级联是将多个集成计数器（如M1进制、进制、M2进制）串接起来，以获得计数容量更大的进制）串接起来，以获得计数容量更大的N（=M1M2）进制计数器。进制计数器。 一般集成计数器都设有级联用的输入端和输出端。

18、一般集成计数器都设有级联用的输入端和输出端。 （二）并行进位方式（同步）（二）并行进位方式（同步）数字逻辑设计数字逻辑设计21例例3 用用74161组成组成256进制计数器。进制计数器。解：解： CR PE CP A B C D CET CEP QA QB QC QD TC 74161(B) 1 1 1 1 CR PE CP A B C D CET CEP QA QB QC QD TC 1 1 74161(A) CP并行进位：并行进位：低位片的进位作为高位片的使能低位片的进位作为高位片的使能低位低位高位高位N = 16N = 1616 = 16 = 256 256 计数状态计数状态 : 000

19、0 0000 : 0000 0000 1111 11111111 1111在计到在计到1111以前，以前，TCA0，高位片保持原状态不变高位片保持原状态不变在计到在计到1111时时，TCA1，高位片在下一个，高位片在下一个CP加一加一数字逻辑设计数字逻辑设计22用集成计数器构成任意进制计数器用集成计数器构成任意进制计数器反馈清零法反馈清零法反馈置数法反馈置数法利用利用清零端清零端。把计数过程中。把计数过程中的某个状态反馈到清零端。的某个状态反馈到清零端。“置置0” - 数据并入端数据并入端D3-D0置成置成0000。把计数。把计数过程中的某个状态反馈到过程中的某个状态反馈到置数端置数端，使计数

20、器，使计数器并入并出。并入并出。“置最小数置最小数” -数据并入端数据并入端D3-D0置成计数状置成计数状态中的最小数，当计数器计到态中的最小数，当计数器计到1111时，产生时，产生进位信号进位信号TCPE端，使其重新从最小数开始端，使其重新从最小数开始计数。计数。一般有两种方法：一般有两种方法：异步清零异步清零同步清零同步清零数字逻辑设计数字逻辑设计23 例例1 用用74LS161构成九进制加计数器。构成九进制加计数器。 解：九进制计数器应有解：九进制计数器应有9(N=9)个状态，而个状态，而74 LS 161在在计数过程中有计数过程中有16(M=16)个状态。当个状态。当 MN,只需一片芯

21、片。只需一片芯片。如果设法跳过多余的如果设法跳过多余的7( )个状态，则可实个状态，则可实现模现模9计数器。计数器。(1) 反馈清零法（异步清零）反馈清零法（异步清零） CP CET CEP CR PE TC D0 D1 D2 D3 Q0 Q1 Q2 Q3 & CP 74LS161 1 1 1 0010 0110 0000 0101 0100 0011 0001 1000 0111 1001 Q3Q2Q1Q0 M-N=16-9=7 该状态稍纵即逝，不该状态稍纵即逝，不构成稳定状态。构成稳定状态。数字逻辑设计数字逻辑设计24 CP Q0 Q2Q1 Q3 0010 0110 0000 01

22、01 0100 0011 0001 1000 0111 1001 Q3Q2Q1Q0 000010000100110000101010011011100001100100001000数字逻辑设计数字逻辑设计25计数到计数到N时，清时，清0，写写N=（ ）2，全部，全部Q为为1的端相的端相与非与非CR (相与相与CR)。 异步清零法异步清零法用用M进制集成计数器构成进制集成计数器构成N进制计数器（进制计数器（MN）小结小结数字逻辑设计数字逻辑设计26 (2) 反馈置数法反馈置数法 CP CET CEP CR PE TC D0 D1 D2 D3 Q0 Q1 Q2 Q3 1 CP 74LS161 1

23、1 1 0010 0110 0000 0101 0100 0011 0001 1000 0111 Q3Q2Q1Q0 反馈置反馈置“0” 计数状态为计数状态为0000-1000置零数字逻辑设计数字逻辑设计2700000000 CP Q0 Q2Q1 Q3100001001100001010100110111000011000 0010 0110 0000 0101 0100 0011 0001 1000 0111 Q3Q2Q1Q0 PE数字逻辑设计数字逻辑设计28置置0 0法法：类似清类似清0法法,利用端子不同（利用端子不同（PE）, 完成任务相完成任务相同。同。 (a)异步置异步置0：PE=全部

24、全部Q为为1端端与非与非（计到（计到N时）时） (b)同步置同步置0：PE=全部全部Q为为1端端与非与非（计到（计到N-1时）时） 同步置数，当满足置数条件时，需同步置数，当满足置数条件时，需等下一个等下一个CP脉冲来到后才能置数脉冲来到后才能置数,多多占一个占一个CP脉冲，故需脉冲，故需N1。用用M进制集成计数器构成进制集成计数器构成N进制计数器（进制计数器（MN）小结小结数字逻辑设计数字逻辑设计29例例1：利用：利用74390获得七进制计数器获得七进制计数器 ？应应 用用 举举 例例 七进制计数器七进制计数器 先构成先构成8421BCD码的码的10进制进制计数器；计数器；再用反馈清零法，令

25、再用反馈清零法，令CRQ2Q1Q0实现。实现。当计数器出现当计数器出现0111状态时，状态时，计数器迅速复位到计数器迅速复位到0000状态状态，然后又开始从，然后又开始从0000状态计状态计数，从而实现数，从而实现00000110七七进制计数。进制计数。 解：解：74390是异步清零，清零条件：是异步清零，清零条件： CR=1&CP数字逻辑设计数字逻辑设计30例例2：利用：利用74390构成构成23进制加法计数器进制加法计数器74390构成二十三进制计数器先将两片接成8421BCD码十进制的1/2 74LS390级联组成1010=100进制异步加法计数器。 再将状态“0010 0011

26、”通过反馈与门输出至异步清0端，从而实现23进制计数器。 低位低位高位高位CP00100011&数字逻辑设计数字逻辑设计31例例3：用两片：用两片74LS161级联成五十进制计数器级联成五十进制计数器 00100011实现从实现从0000 0000到到0011 0001的的50进制计数器进制计数器十进制数十进制数50对应的二进制数为对应的二进制数为0011 0010 & PE CR CP Q0 Q1 Q2 Q3 CET CEP D0 D1 D2 D3 TC 74161(B) 1 1 1 PE CR CP Q0 Q1 Q2 Q3 CET CEP D0 D1 D2 D3 TC 1

27、74161(A) CP低位低位高位高位数字逻辑设计数字逻辑设计32第第7 7章章 存储器存储器 掌握掌握半导体存储器字、位、存储容量、地址半导体存储器字、位、存储容量、地址 等基等基本概念本概念。 掌握掌握RAM、ROM的工作原理及典型应用。的工作原理及典型应用。 了解存储器的存储单元的组成及工作原理。了解存储器的存储单元的组成及工作原理。 掌握掌握RAM、ROM的的容量扩展方法容量扩展方法数字逻辑设计数字逻辑设计33v设计一个设计一个16k16的存储器，请的存储器，请问需几片问需几片8k 8的的SRAM芯片？芯片？答：答：4片片v一个一个16k16的存储器，有几条的存储器，有几条地址线，几条

28、数据线？地址线，几条数据线？答：答：14条地址线，条地址线，16条数据线条数据线数字逻辑设计数字逻辑设计34第第8 8章章 脉冲波形的变换与产生脉冲波形的变换与产生4 4、掌握由掌握由555555定时器组成的多谐、单稳、施密特触定时器组成的多谐、单稳、施密特触发器的电路、工作原理及外接参数及电路指标的计发器的电路、工作原理及外接参数及电路指标的计算。算。1 1、正确理解多谐振荡器、单稳态触发器、施密特触、正确理解多谐振荡器、单稳态触发器、施密特触发器的电路组成及工作原理。发器的电路组成及工作原理。2 2、掌握多谐、单稳、施密特触发器的逻辑功能及、掌握多谐、单稳、施密特触发器的逻辑功能及主要指标

29、计算。主要指标计算。3 3、掌握掌握555555定时器的工作原理定时器的工作原理。数字逻辑设计数字逻辑设计351.构成施密特触发器构成施密特触发器 图8-29 555定时器构成的施密特触发器（a）电路 （b）工作波形如果在如果在UIC加上控制电压，加上控制电压，则可以改变电路的则可以改变电路的VT+和和VT。 数字逻辑设计数字逻辑设计36用用555555定时器组成定时器组成施密特触发器施密特触发器 VCC VCC1 8 4 555 6 2 vI R vO2 vO1 VIC 0.01F 7 3 5 1 t vO 1 VO H 0 t 1 3 VCC 2 3 VCC vI 0 不变不变不变不变导通

30、导通0 0截止截止1 1导通导通0 0 T T VOVI2VI1输输 出出输输 入入CC31V CC31V CC31V CC32V CC32V CC32V 013VCC23VCCvIvOVOH数字逻辑设计数字逻辑设计37利用利用555555定时器功能表可以快速画出施密特触发器输出波定时器功能表可以快速画出施密特触发器输出波形形VIVO2/3VCC1/3VCC都小为都小为1 1一小一大是保持一小一大是保持都大为都大为0 0正向阈值电压VT+ = 2/3VCC负向阈值电压VT = 1/3VCCVT+ VT 回差电压VT = VT+ - VT- = 1/3VCC 如果参考电压由外加电压如果参考电压由

31、外加电压VCO给出给出：VT+ = VCOVT = 1/2VCOVT = VT+ - - VT- = 1/2VCO改变改变VCO就可以改变就可以改变VT 00tt数字逻辑设计数字逻辑设计38提高基准电提高基准电压稳定性的压稳定性的滤波电容滤波电容 用用555555定时器组成定时器组成单稳态触发器单稳态触发器得到正脉冲得到正脉冲数字逻辑设计数字逻辑设计393. 构成多谐振荡器构成多谐振荡器 设计思想：是无稳态电路，两个暂稳态不断地交替。利用放电管T作为一个受控电子开关，使电容充电、放电而改变TH=TR，则交替置0、置1。 图6-29 555定时器构成的多谐振荡器（a）电路 （b）工作波形 电容电

32、容C充电充电充充=( R1+R2)C 电容电容C放电放电放放= R2C 振荡器输出脉冲uO的工作周期为： T0.7(R1+2R2)C 数字逻辑设计数字逻辑设计40例例 由由555构成的电路如图所示，二极管为理想二极管，构成的电路如图所示，二极管为理想二极管，试：（试：（1）指出该电路功能；（）指出该电路功能；（2）计算）计算VO的振荡周期及的振荡周期及占空比；（占空比；（3）画出）画出VC、VO的波形；（的波形；（4）若在）若在5脚接固脚接固定电压定电压3V，VO的周期及占空比是否变化的周期及占空比是否变化?若变化，定性若变化，定性指出其变化趋势。指出其变化趋势。解：解：(1) 多谐振荡器多谐

33、振荡器msfkCRCRttTww14. 07 . 001. 0207 . 07 . 02121%5021211211RRRtttqwww(2) (+5V) 0.01F数字逻辑设计数字逻辑设计41(3) (4) 若在若在5脚接固定电压脚接固定电压3V，则：，则：CRCRVVCRtCCCCW111156. 075. 1ln323lnCRCRtW2227 . 023030ln(+5V) 0.01FVO的周期：周期： T=0.56R1C+0.7R2C 0.7R1C+0.7R2CV 的占空比：的占空比：%50%4 .4426. 156. 07 . 056. 056. 0211211CRCRCRtttqwww数字逻辑设计数字逻辑设计42第第9 9章章 数数/ /模和模模和模/ /数转换数转换3、正确理解、正确理解D/A、A/D转换器的主要参数。转换器的主要参数。1、掌握倒、掌握倒T形电阻网络形电阻网络D/A转换器转换器(DAC)、集成、集成D/A转换器的工作原理及相关计算。转换器