数字电路大作业交流

1、数字电路大作业交流数字电路大作业交流仪01班000643 耿俊清000673 刘 洋000670 方丽丹心得和体会v分工与协作分工与协作vVDHL程序的一些特殊之处程序的一些特殊之处vVHDL语言与数字电路基础之间的关系语言与数字电路基础之间的关系分工与协作v最能体现团队协作优势、简单易行的方式是并行分工项目第一阶段项目第二阶段Part 1.1Part 1.2Part 1.3Part 2.1Part 2.2Part 2.3综合串行分工阶段1阶段2阶段3阶段4会造成一些人力资源的浪会造成一些人力资源的浪费。尤其是在每个人的能费。尤其是在每个人的能力相差不多的情况下力相差不多的情况下两者混合使用整

2、体设计上采用并行方式，模块实现时辅以串行方式。项目第1阶段Part 1.1Part 1.1.1Part 1.1.2Part 1.2并行分工需要注意的问题v相容性 每个part最后要能完美无缺的融入整体中。Entity功能管脚输入类型输出类型并行分工需要注意的问题v每个人都要有一定的全局概念。能够清晰的知道自己负责部分在整体中的地位、作用等。v分解功能时的技巧。按照功能模块划分。（效率比较低，对成员协作意识要求不高，要求成员能力大致相同）按照基本模块划分。（效率高，但每个成员都要有很强的协作意识，成员可以有较大的能力差别）VHDL写作中需要注意的问题Very-high-speed integra

3、ted circuithardware description language在写作过程中要注意在写作过程中要注意VHDL与数字电路的联系与数字电路的联系优点v集成度高v开发快速v不用化简卡诺图v修改方便v问题一：可仿真但不能综合下载Comp.lang.vhdl93版MAX+PLUS：凡是支持的语言必然可以编译，凡是可以编译的必然可以下载。有很多高级特性不支持可以使用Mentor Graphics，支持VHDL93但不一定可以下载，可以将VHDL转化为原理图、流程图等。可用于分析系统。问题二：需要大量的逻辑单元entity b isport(a0,a1,b:in std_logic_vect

4、or(3 downto 0);sel:in std_logic;result:out std_logic_vector(7 downto 0);end;architecture arch of b isbeginprocess(a0,a1,b,sel)beginif sel=0 then result=a0*b;else result=a1*b;end if;end process;end;Total logic cells required: 69entity a isport(a0,a1,b:in std_logic_vector(3 downto 0);sel:in std_logic;

5、result:out std_logic_vector(7 downto 0);end;architecture arch of a issignal temp:std_logic_vector(3 downto 0);beginprocess(a0,a1,b,sel)beginif sel=0 then temp=a0;else temp=a1;end if;resultb1 then q=1;elsif a1b1 then a=0;end if;End process;这样会导致逻辑器件的浪费，这样会导致逻辑器件的浪费，尤其是在很复尤其是在很复杂的时候（如嵌套），即杂的时候（如嵌套），即使

6、进行自动优使进行自动优化也无法消除。化也无法消除。问题三：出现“莫名其妙”的错误v大家最常见的问题：多重驱动过程（）太复杂多重驱动在中就是电路图中的连线在中就是电路图中的连线模块模块模块模块v改进措施：用中间变量代替，最后经判断再赋值给信号输出。把个拆成两个，再写一个其他语句决定输出。v一个进程中只能有一个沿检测语句，其他的都只能监测电平。v沿检测的过程：检测敏感信号在一段时间（）内发生变化。检测敏感信号又过了一段时间（）后的逻辑状态。VDHL与数字电路基础的关系v可以比作高级语言与组合语言（汇编语言）的关系。知其然与知其所以然。只有熟知数字电路基础知识才能写出高质量的VHDL代码。开发小的应

7、用实例时，基本逻辑器件有着造价低廉等优势。MAX+PLUS中不被大家注意的功能Fast：系统在综合时，将会按芯片运行的最快速度优化用户设计，而不是占用芯片资源情况。Normal：系统综合时尽量利用芯片的可用资源。WYSIWYG：保持用户所设计的各种逻辑关系，对于一些不必要的逻辑内容也予保留。Optimize：用于可以调节滑块，以自定义自己的要求。area：优先资源占用；speed：优先运行速度。vTotal logic cells required:524Total flipflops required:93vWYSIWYGTotal logic cells required: 1447Total flipflops required: 93Slow slew rate：减缓信号的跳变速度，当许多输出信号同：减缓信号的跳变速度，当许多输出信