数字系统自动设计及其实践实验

1、数字系统自动设计及其实践 王伦耀Email: 设计1：4位全加器的设计（语法练习1）n目的：（1）初步学习Verilog代码的描写风格和测试电路的描写。（2）仿真工具的基本运用。n内容和要求：一、电路框图设计1：4位全加器的设计（语法练习1）二、电路功能描述二、电路功能描述 电路为4位全加器，加数为a，b，和输出为sum，分别为4位宽。cin为进位输入，cout为进位输出。三、内容三、内容(1)写出全加器4_bit_adder的verilog描述；(2)写出相应的testbench，并进行仿真；设计1：4位全加器的设计（语法练习1）n设计提高设计提高 引入另外的一个信号，out_enb。当ou

2、t_enb=1时，将加法的结果进行输出，在out_enb=0时，输出保持不变，即此时无论输入如何变化，输出保持原来的结果不变。设计1：4位全加器的设计（语法练习1）n本次开始，每次的练习都当做作业，按照完成的速度和代码情况给分，这些分数最终会折合到平时成绩中。设计2、 74LS194A设计（语法练习2）n目的：（1）能利用Verilog对中规模电路进行行为级的描述。（2）利用仿真工具对描述的电路进行功能仿真，验证电路行为的准确性。设计2、 74LS194A设计（语法练习2）n74LS194A的功能为一个4位并行输出、输入，1位串行出和入电路，具体详见数电p239， ）n74LS194A的功能表

3、如下：S1S0工作状态0XX置零100保持101右移110左移111并行载入设计2、 74LS194A设计（语法练习2）三、实验内容和要求三、实验内容和要求（1）要求画出相应的电路框架图。（2）定义各个管脚的名称、类型，位宽和功能，并用表格表示。写出74LS194A的verilog描述；（3）写出相应的testbench，并进行功能仿真；设计3、FIFO设计（逻辑仿真实验）n目的：（1）能利用Verilog对一个给定功能的电路进行行为级的描述。（2）理解初始状态在时序仿真中的作用。（3）利用仿真工具对描述的电路进行功能仿真，验证电路行为的准确性。设计3、FIFO设计（逻辑仿真实验）n电路功能描

4、述电路功能描述n设计一个先进先出（FIFO）电路功能描述：1:FIFO的大小为：字长为8，深度为16；2：读信号Wr，高电平有效；3：写信号Rd，高电平有效；4：空信号Emp，高电平有效；5：满信号Ful，高电平有效；6：同步清零信号：Clr，高电平有效7：时钟信号为clk，上升沿有效。要求写出代码，并对电路进行部分测试。设计3、FIFO设计（逻辑仿真实验）n设计提高设计提高 利用地址指针，将FIFO设计成环形结构。重新仿真，验证其准确性。设计4、带有扫描功能的七段显示译码电 路设计（逻辑综合）n目的：（1）能利用Verilog对一个给定功能的电路进行行为级的描述。（2）理解扫描在电路中的作用

5、。（3）利用仿真工具对描述的电路进行功能仿真，验证电路行为的准确性。（4）用DC工具对相应设计进行综合。（5）理解Verilog代码可综合的意义。设计4、带有扫描功能的七段显示译码电 路设计（逻辑综合）电路功能描述： 单个七段数码管输出见右图；本设计要求电路采用扫描的方法能驱动4个数码管电路。4个数码管采用共阴极。要求电路以时钟频率的1/16速度进行扫描。电路的输入为：时钟clk；1位宽。二进制数字输入：bin_in;4位宽；清零信号，Clr，低电平有效；清零时，4个数码管显示为”8”.设计4、带有扫描功能的七段显示译码电 路设计（逻辑综合1）n实验要求：（1）、这个电路采用子模块与顶模块相结

6、合的方式描写；（2）、给出仿真的波形；（3）、给出综合后电路的原理图；（4）、给出综合后电路的面积和功耗参数。设计5、PWM设计（逻辑综合2）n目的：（1）能利用Verilog对一个给定功能的电路进行行为级的描述。（2）理解扫描在电路中的作用。（3）利用仿真工具对描述的电路进行功能仿真，验证电路行为的准确性。（4）用DC工具对相应设计进行综合。（5）理解Verilog代码可综合的意义。设计5、PWM设计（逻辑综合2）n电路功能描述：（1）、可以产生一个占空比为0%-100%可调，频率为1Hz-1KHz可调的方波。（2）、输入时钟信号clk的频率假设为1MHz；（3）、频率控制信号为F_div;

7、宽度自定；（4）、占空比输入为duty_cyl；宽度自定；（5）、复位信号为rest，高电平有效；设计5、PWM设计（逻辑综合2）n实验要求：（1）、这个电路采用子模块与顶模块相结合的方式描写；（2）、给出仿真的波形；（3）、给出综合后电路的原理图；（4）、给出综合后电路的面积和功耗参数。实验6：简单数字频率计设计 王伦耀Email: 实验6：5位数字频率计设计n实验目的：（1）利用Verilog HDL行为描述的方法，设计一个简单的数字频率计。（2）进一步了解、使用仿真和综合软件。n实验内容和要求：一、电路框图实验6：5位数字频率计设计二、电路功能描述二、电路功能描述信号描述：信号描述： 输

8、入信号： clk为1024Hz信号； sig_in为输入待测信号； reset为清零信号，当reset=1时，电路清零，reset=0时，允许计数。 输出信号： out_10K为counter输出万位BCD码，位宽为4； out_1k为counter输出的千位BCD码，位宽为4。 out_100为counter输出的百位BCD码，位宽为4； out_10为counter输出的十位BCD码，位宽为4。 out_1为counter输出的个位BCD码，位宽为4。 over_flow为计数溢出标志。当输入频率大于99999Hz时，over_flow=1,否则为0。实验6：5位数字频率计设计内部信号：g

9、ate_clk=sig_in & gate.其中gate为一个周期信号，在一个周期里面，它的高电平持续时间为1s。load：在load1时，将counter的计数结果加以输出，否则输出不变；clear：清零信号，当counter的结果输出后，将counter清零，从而保证counter的结果是1s内sig_in的脉冲个数。Gate_clk,load和clear信号的时序关系实验6：5位数字频率计设计三、实验内容三、实验内容(1)写出counter, control和f_counter的verilog描述,通过by name方式将三者连接起来；(2)写出相应的testbench，并进行前

10、仿真。(3)注意输出的高位灭零；即如果结果是0123，输出显示应该为123，将最高位的“0”灭掉。实验6：5位数字频率计设计n设计提高设计提高 适当改变电路结构，使得发生溢出时，输出的数码管都显示为“FFFFF”，并按照4Hz的速度闪烁。实验：5位数字频率计设计n实验报告要求；实验报告必须至少包含下面几个内容：（1）设计流程；（2）代码；（3）至少仿真的波形。（4）综合报告内容包括net，area，power等。实验7：电子时钟设计王伦耀Email: 实验7：电子时钟设计n电路示意图输入部分：Reset：全局清零，高电平有效；Load：数据载入，高电平有效。（解决同一时间多次载入问题）。Clk

11、：时钟信号。1024Hz；Model：功能选择信号；Sel：位选择信号，高电平有效；Up：调整加1信号，高电平有效；Down：调整减1信号，高电平有效。实验7：电子时钟设计输出部分：Alarm_out:闹铃信号，高电平有效；Min_10:分钟十位信号；七段LED输出；Min_1：分钟个位信号；七段LED输出；Sec_10:秒的十位信号；七段LED输出；Sec_1:秒的个位信号；七段LED输出；实验7：电子时钟设计n电路功能描述：1、可以实现校时；校时时可以实现对秒，十秒，分，十分位的分别调整；2、可以实现闹铃；闹铃设置时可以分别实现对秒，十秒，分，十分位的分别调整；3、用model信号实现对电

12、子时钟准菜单操作。4、待改动位实现闪动。如要调整十分位，则十分位的数字是闪动的。实验7：电子时钟设计实验7：电子时钟设计用有限状态机来实现菜单的选择实验7：电子时钟设计代码的实现实验7：电子时钟设计n部分代码always (posedge sel or negedge reset_) / bit selcted for /adjustif(!reset_)bit_sel=2b00;else if(state=alarming | state=adjusting)bit_sel sec_1; /bit_sel=1 =sec_10 etc.if(!sub_state)/ up actionbegi

13、nif(bit_sel=0) if(pre_sec_1=9) pre_sec_1=0; elsepre_sec_1=pre_sec_1+1;else if(bit_sel=1)if(pre_sec_10=9) pre_sec_10=0;else pre_sec_10=pre_sec_10+1;实验7：电子时钟设计n实验要求1、电路代码2、测试代码；3、仿真波形；4、默认设置下，用class库进行综合，给出面积，功耗，cell使用情况。设计一个FIR电路上机考试电路功能描述FIR的表达式，示意图见图1，数据流程图见图2.表达式中M=9。bk的值如下。 b0=8d7; b1=8d17; b2=8d32; b3=8d46; b4=8d52; b5=8d46; b6=8d32; b7=8d17; b8=8d