2022年1基于libero的数字逻辑设计仿真及验证实验

1、 学院 专业 班组学号 姓名 协作者老师评定 试验题目基于 Libero的数字规律设计仿真及验证明验1，熟识 EDA 工具的使用.仿真基本门电路.2，仿真组合规律电路.3，仿真时序规律电路.4，基本门电路， 组合电路和时序电路的程序烧录及验证.5，数字规律综合设计仿真及验证.试验报告1，基本门电路一，试验目的1，明白基于 Verilog 的基本门电路的设计及其验证.2，熟识利用 EDA 工具进行设计及仿真的流程.3，学习针对实际门电路芯片 74HC00，74HC02，74HC04，74HC08，74HC32，74HC86 进行 VerilogHDL 设计的方法.二，试验环境Libero 仿真软

2、件.可编辑资料 - - - 欢迎下载三，试验内容1，把握 Libero 软件的使用方法.2，进行针对 74 系列基本门电路的设计,并完成相应的仿真试验.3，参考教材中相应章节的设计代码，测试平台代码（可自行编程）,完成74HC00，74HC02，74HC04，74HC08，74HC32，74HC86 相应的设计，综合及仿真.4，提交针对 74HC00，74HC02，74HC04，74HC08，74HC32，74HC86（任选一个）的综合结果,以及相应的仿真结果.四，试验结果和数据处理1，所有模块及测试平台代码清单/74HC00 代码 -与非/ HC00.vmodule HC00A,B,Y; i

3、nput 4:1A,B;output 4:1Y;assign Y=A&B; endmodule/74HC00 测试平台代码/ test.vtimescale 1ns/1ns module test1; reg 4:1a,b;wire 4:1y;HC00 u1a,b,y;initial begina=4'b0000; b=4'b0001; #10 b=b<<1;#10 b=b<<1;#10 b=b<<1; a=4'b1111; b=4'b0001; #10 b=b<<1;#10 b=b<<1;#1

4、0 b=b<<1;end endmodule/74HC02 代码 -或非/ HC02.vmodule HC02A,B,Y;可编辑资料 - - - 欢迎下载input 4:1A,B;output 4:1Y; assign Y=A|B; endmodule/74HC02 测试平台代码/ test.vtimescale 1ns/1ns module test2; reg 4:1a,b;wire 4:1y;HC02 u2a,b,y;initial begina=4'b0000; b=4'b0001; #10 b=b<<1;#10 b=b<<1;#10

5、 b=b<<1; a=4'b1111; b=4'b0001; #10 b=b<<1;#10 b=b<<1;#10 b=b<<1;end endmodule/74HC04 代码 -非/ HC04.vmodule HC04A,Y; input 6:1A;output 6:1Y;assign Y=A; endmodule/74HC04 测试平台代码/ test.vtimescale 1ns/1ns module test3; reg 6:1a;wire 6:1y;HC04 u3a,y;initial begina=4'b0000

6、01; #10 a=a<<1;#10 a=a<<1;#10 a=a<<1;可编辑资料 - - - 欢迎下载#10 a=a<<1;#10 a=a<<1;end endmodule/74HC08 代码 -与/ HC08.vmodule HC08A,B,Y; input 4:1A,B;output 4:1Y; assign Y=A&B; endmodule/74HC08 测试平台代码/ test.vtimescale 1ns/1ns module test4; reg 4:1a,b;wire 4:1y;HC08 u4a,b,y;in

7、itial begina=4'b0000; b=4'b0001; #10 b=b<<1;#10 b=b<<1;#10 b=b<<1; a=4'b1111; b=4'b0001; #10 b=b<<1;#10 b=b<<1;#10 b=b<<1;end endmodule/74HC32 代码 -或/ HC32.vmodule HC32A,B,Y; input 4:1A,B;output 4:1Y; assign Y=A|B; endmodule/74HC32 测试平台代码/ test.vtim

8、escale 1ns/1ns module test5; reg 4:1a,b;可编辑资料 - - - 欢迎下载wire 4:1y;HC32 u5a,b,y;initial begina=4'b0000; b=4'b0001; #10 b=b<<1;#10 b=b<<1;#10 b=b<<1; a=4'b1111; b=4'b0001; #10 b=b<<1;#10 b=b<<1;#10 b=b<<1;end endmodule/74HC86 代码 -异或/ HC86.vmodule HC8

9、6A,B,Y; input 4:1A,B;output 4:1Y; assign Y=AB; endmodule/74HC86 测试平台代码/ test.vtimescale 1ns/1ns module test6; reg 4:1a,b;wire 4:1y;HC86 u6a,b,y;initial begina=4'b0000; b=4'b0001; #10 b=b<<1;#10 b=b<<1;#10 b=b<<1; a=4'b1111; b=4'b0001; #10 b=b<<1;#10 b=b<<

10、;1;#10 b=b<<1;end endmodule2，第一次仿真结果（ 任选一个门,请注明,插入截图,下同 ）.（将波形窗可编辑资料 - - - 欢迎下载口背景设为 白色,调整窗口至合适大小,使波形能完整显示,对窗口截图.后面试验中的仿真使用相同方法处理）3，综合结果.（将相关窗口调至合适大小,使后面试验中的综合使用相同方法处理）RTL 图能完整显示,对窗口截图,异或门：4，其次次仿真结果（综合后） .回答输出信号是否有推迟,推迟时间约为多少？可编辑资料 - - - 欢迎下载输出信号有推迟,推迟时间为 300ps.5，第三次仿真结果（布局布线后） .回答输出信号是否有推迟,推迟

11、时间约为多少？分析是否有显现竞争冒险.可编辑资料 - - - 欢迎下载输出信号有推迟,推迟时间是4200ps.没有显现竞争冒险.2，组合规律电路一，试验目的1，明白基于 Verilog 的组合规律电路的设计及其验证.2，熟识利用 EDA 工具进行设计及仿真的流程.3，学习针对实际组合规律电路芯片74HC148，74HC138，74HC153，74HC85，74HC283，74HC4511 进行 VerilogHDL 设计的方法.二，试验环境Libero 仿真软件.三，试验内容1，把握 Libero 软件的使用方法.2，进行针对 74 系列基本组合规律电路的设计,并完成相应的仿真试验.3，参考教

12、材中相应章节的设计代码，测试平台代码（可自行编程）,完成74HC148，74HC138，74HC153，74HC85，74HC283，74HC4511 相应的设计，综合及仿真.4，74HC85 测试平台的测试数据要求：进行比较的A ，B 两数,分别为本人学号的末两位,如“ 89”,就 A 数为“ 1000”, B 数为“ 1001”.如两数相等,需可编辑资料 - - - 欢迎下载考虑级联输入（级联输入的各种取值情形均需包括） .如两数不等,就需增加一对取值情形,验证 A，B 相等时的比较结果.5，74HC4511 设计成扩展型的,即能显示数字09，字母 af.6，提交针对 74HC148，74

13、HC138，74HC153，74HC85，74HC283，74HC4511（ 任选一个）的综合结果,以及相应的仿真结果.1，全部模块及测试平台代码清单/74HC148 代码/HC148.vmodule HC148DataIn,EO,Dataout; input 7:0 DataIn;output EO;output 2:0 Dataout;reg 2:0 Dataout; reg EO;integer I;always DataIn beginDataout=0;EO=1; forI=0;I<8;I=I+1begin ifDataInI begin Dataout=I; EO=0;end

14、end endendmodule/74HC148 测试平台代码/ test148.vtimescale 1ns/1ns module test148; reg 7:0 in;wire 2:0 out; wire EO; initialbegin in=00000001;repeat9#20 in=in<<1; endHC148 u148in,EO,out;可编辑资料 - - - 欢迎下载endmodule/74HC138 代码/HC138.vmodule HC138A,B,C,G1,G2AN,G2BN,Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0;input A,B,C;inpu

15、t G1,G2AN,G2BN;output Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0; wire Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0;reg 7:0 Eq;wire 7:0 EqN; wire 2:0DataIn; assign EqN=Eq;assign DataIn0=A; assign DataIn1=B; assign DataIn2=C;always DataIn or G1 or G2AN or G2BN beginif.G1Eq=8'b11111111;else if.G2AN&G2BN Eq=8'b11111111;else Eq=1&

16、#39;b1<<DataIn; endassign Y0=EqN0; assign Y1=EqN1; assign Y2=EqN2; assign Y3=EqN3; assign Y4=EqN4; assign Y5=EqN5; assign Y6=EqN6; assign Y7=EqN7; endmodule/74HC138 测试平台代码/ test138.vtimescale 1ns/10ps module test138;reg A,B,C;reg G1,G2AN,G2BN;wire Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7;initial begin A=0;repe

17、at20可编辑资料 - - - 欢迎下载#20 A=$random; endinitial begin B=0;repeat20#20 A=$random; endinitialbegin C=0;repeat20#20 A=$random; endinitial begin G1=0; #40 G1=1;endinitial begin G2AN=0;#25 G2AN=1;end initial begin G2BN=0;#45 G2BN=1;endHC138 u138 .A A,.B B,.C C,.G1 G1,.G2AN G2AN,.G2BN G2BN,.Y0 Y0,.Y1 Y1,.Y2

18、 Y2,.Y3 Y3,.Y4 Y4,.Y5 Y5,.Y6 Y6,可编辑资料 - - - 欢迎下载.Y7 Y7;endmodule/74HC153 代码/HC153.vmodule HC153C0,C1,C2,C3,A,B,Y ,G; input C0,C1,C2,C3,A,B,G;output Y;reg Y;always C0 or C1 or C2 or C3 or A or B beginifG Y=0;else caseA,B 0:Y=C0;1:Y=C1;2:Y=C2;3:Y=C3;default:Y=1'bx; endcaseend endmodule/74HC153 测试平

19、台代码/ test153.vtimescale 1ns/1ns module test153; reg C0,C1,C2,C3;reg A,B,G;wire Y; initial begin G=1;repeat20 #20 G=0;endinitial begin A=0;repeat20#20 A=$random; endinitial begin可编辑资料 - - - 欢迎下载B=0;repeat20#20 B=$random; endinitial begin C0=0;repeat20#20 C0=$random; endinitialbegin C1=0;repeat20#20 C

20、1=$random; endinitial begin C2=0;repeat20#20 C2=$random; endinitial begin C3=0;repeat20#20 C3=$random; endHC153 u153.C0 C0,.C1 C1,.C2 C2,.C3 C3,.G G,.A A,.B B,.Y Y;endmodule/74HC85 代码/HC85.vmodule HC85A3,A2,A1,A0,B3,B2,B1,B0,QAGB,QASB,QAEB,IAGB,IASB,IAEB;可编辑资料 - - - 欢迎下载input A3,A2,A1,A0,B3,B2,B1,B0

21、,IAGB,IASB,IAEB; output QAGB,QASB,QAEB;reg QAGB,QASB,QAEB;wire 3:0DataA,DataB; assign DataA0=A0; assign DataA1=A1; assign DataA2=A2; assign DataA3=A3; assign DataB0=B0; assign DataB1=B1; assign DataB2=B2; assign DataB3=B3; always DataA or DataB beginifDataA>DataBbegin QAGB=1;QASB=0;QAEB=0;endelse

22、 ifDataA<DataB beginQASB=1;QAGB=0;QAEB=0;endelse ifIAGB&.IASB&.IAEB begin QAGB=1;QASB=0;QAEB=0;endelse if.IAGB&IASB&.IAEB begin QASB=1;QAGB=0;QAEB=0;endelse ifIAEB beginQAEB=1;QASB=0;QAGB=0;end beginifDataA=DataBifIAGB&IASB&.IAEBbegin QAGB=0;QASB=0;QAEB=0;end if.IAGB&.

23、IASB&.IAEBbegin QAGB=1;QASB=1;QAEB=0;endend endendmodule/74HC85 测试平台代码可编辑资料 - - - 欢迎下载/ test85.vtimescale 1ns/1ns module test85;reg A3,A2,A1,A0,B3,B2,B1,B0; reg IAGB,IASB,IAEB;wire QAGB,QASB,QAEB;initial begin A3=0;repeat20#20 A3=$random; endinitial begin A2=0;repeat20#20 A2=$random; endinitialb

24、egin A1=0;repeat20#20 A1=$random; endinitial begin A0=0;repeat20#20 A0=$random; endinitialbegin B3=0;repeat20#20 B3=$random; endinitial begin B2=0;repeat20#20 B2=$random; endinitial begin可编辑资料 - - - 欢迎下载B1=0;repeat20#20 B1=$random; endinitial begin B0=0;repeat20#20 B0=$random; endinitialbegin IAGB=0

25、;repeat10#40 IAGB=$random; endinitial begin IASB=0;repeat10#40 IASB=$random; endinitial begin IAEB=0;repeat10#40 IAEB=$random; endHC85 u85.A3 A3,.A2 A2,.A1 A1,.A0 A0,.B3 B3,.B2 B2,.B1 B1,.B0 B0,.IAGB IAGB,.IASB IASB,.IAEB IAEB,.QAGB QAGB,.QASB QASB,.QAEB QAEB可编辑资料 - - - 欢迎下载;Endmodule/74HC283 代码/HC2

26、83.vmodule HC283A3,A2,A1,A0,B3,B2,B1,B0,Sigma3,Sigma2,Sigma1,Sigma0,C0,C4; input A3,A2,A1,A0,B3,B2,B1,B0;input C0;output Sigma3,Sigma2,Sigma1,Sigma0; output C4;reg C4;reg3:0Sigma; wire3:0DataA,DataB; assign DataA0=A0; assign DataA1=A1; assign DataA2=A2; assign DataA3=A3; assign DataB0=B0; assign Dat

27、aB1=B1; assign DataB2=B2; assign DataB3=B3;always DataA or DataB or C0beginC4,Sigma=DataA+DataB+C0; endassign Sigma0= Sigma0; assign Sigma1= Sigma1; assign Sigma2= Sigma2; assign Sigma3= Sigma3; endmodule/74HC283 测试平台代码/ test283.vtimescale 1ns/10ps module test283;reg A3,A2,A1,A0,B3,B2,B1,B0;reg C0;w

28、ire Sigma3,Sigma2,Sigma1,Sigma0; wire C4;initial begin A3=0;repeat20#20 A3=$random; end可编辑资料 - - - 欢迎下载initial begin A2=0;repeat20#20 A2=$random; endinitial begin A1=0;repeat20#20 A1=$random; endinitial begin A0=0;repeat20#20 A0=$random; endinitialbegin B3=0;repeat20#20 B3=$random; endinitial begin

29、B2=0;repeat20#20 B2=$random; endinitialbegin B1=0;repeat20#20 B1=$random; endinitial begin B0=0;repeat20#20 B0=$random; endinitial begin可编辑资料 - - - 欢迎下载C0=0;repeat20#20 C0=$random; endHC283 u283 .A3 A3,.A2 A2,.A1 A1,.A0 A0,.B3 B3,.B2 B2,.B1 B1,.B0 B0,.Sigma3 Sigma3,.Sigma2 Sigma2,.Sigma1 Sigma1,.Sig

30、ma0 Sigma0,.C0 C0,.C4 C4;Endmodule/74HC4511 代码/HC4511.vmodule HC4511A,Seg,LT_N,BI_N,LE; input LT_N,BI_N,LE;input3:0A;output7:0Seg; reg7:0SM_8S;assign Seg=SM_8S;alwaysA or LT_N or BI_N or LE begin if.LT_NSM_8S=8'b11111111; else if.BI_NSM_8S=8'b00000000;else ifLESM_8S=SM_8S; elsecaseA 4'd0

31、:SM_8S=8'b00111111;4'd1:SM_8S=8'b00000110;4'd2:SM_8S=8'b01011011;4'd3:SM_8S=8'b01001111;4'd4:SM_8S=8'b01100110;可编辑资料 - - - 欢迎下载4'd5:SM_8S=8'b01101101;4'd6:SM_8S=8'b01111101;4'd7:SM_8S=8'b00000111;4'd8:SM_8S=8'b01111111;4'd9:SM_8

32、S=8'b01101111;4'd10:SM_8S=8'b01110111;4'd11:SM_8S=8'b01111100;4'd12:SM_8S=8'b00111001;4'd13:SM_8S=8'b01011110;4'd14:SM_8S=8'b01111001;4'd15:SM_8S=8'b01110001;default:; endcase end endmodule/74HC4511 测试平台代码/ test4511.vtimescale 1ns/1ps module test45

33、11; reg 3:0pA;reg pLT_N,pBI_N,pLE; wire 7:0 pSeg;HC4511 u4511pA,pSeg,pLT_N,pBI_N,pLE;initial beginpA=0;pLT_N=0;pBI_N=0;pLE=0; #10 pLT_N=0;#10 pLT_N=1;pBI_N=0;#10 pLE=0;pLT_N=1;pBI_N=1;pA=4'd0;#10 pA=4'd0;#10 pA=4'd1;#10 pA=4'd2;#10 pA=4'd3;#10 pA=4'd4;#10 pA=4'd5;#10 pA=4

34、'd6;#10 pA=4'd7;#10 pA=4'd8;#10 pA=4'd9;#10 pA=4'd10;#10 pA=4'd11;#10 pA=4'd12;#10 pA=4'd13;#10 pA=4'd14;可编辑资料 - - - 欢迎下载#10 pA=4'd15;end endmodule2，第一次仿真结果（任选一个模块,请注明）74HC853，综合结果可编辑资料 - - - 欢迎下载4，其次次仿真结果（综合后） .回答输出信号是否有推迟,推迟时间约为多少？输出信号有推迟,推迟时间为500ps.5，第三次仿真结

35、果 （布局布线后）.回答输出信号是否有推迟, 推迟时间约为多少？分析是否有显现竞争冒险.可编辑资料 - - - 欢迎下载输出信号有推迟,推迟时间为4700,有显现竞争3，时序规律电路一，试验目的1，明白基于 Verilog 的时序规律电路的设计及其验证.2，熟识利用 EDA 工具进行设计及仿真的流程.3，学习针对实际时序规律电路芯片74HC74，74HC112，74HC194，74HC161进行 VerilogHDL 设计的方法.二，试验环境Libero 仿真软件.三，试验内容1，娴熟把握 Libero 软件的使用方法.2，进行针对 74 系列时序规律电路的设计,并完成相应的仿真试验.3，参考

36、教材中相应章节的设计代码，测试平台代码（可自行编程）,完成74HC74，74HC112，74HC161，74HC194 相应的设计，综合及仿真.4，提交针对 74HC74，74HC112，74HC161，74HC194（任选一个）的综合结果,以及相应的仿真结果.四，试验结果和数据处理可编辑资料 - - - 欢迎下载1，全部模块及测试平台代码清单/74HC74 代码/ HC74.vmodule HC74D1,D2,CP1,CP2,RD1N,RD2N,SD1N,SD2N,Q1,Q2,Q1N,Q2N;input D1,D2;input RD1N,SD1N,CP1; input RD2N,SD2N,C

37、P2; output Q1,Q1N,Q2,Q2N; reg Q1,Q2;assign Q1N=Q1; assign Q2N=Q2;always posedge CP1begin if.RD1NQ1<=0;else if.SD1NQ1<=1; else Q1<=D1;endalways posedge CP2begin if.RD2N Q2<=0;else if.SD2N Q2<=1; else Q2<=D2;end endmodule/74HC74 测试平台代码/ test74.vtimescale 1ns/1ns module test74;reg D1,

38、D2,RD1N,RD2N,CP1,CP2,SD1N,SD2N;wire Q1,Q2,Q1N,Q2N;initial begin CP1=0;endparameter clock_period=20;always #clock_period/2 CP1=CP1; initial beginCP2=0;endalways #clock_period/2 CP2=CP2; initialbegin D1=0;repeat20#20 D1=$random; end可编辑资料 - - - 欢迎下载initial begin D2=0;repeat20#20 D2=$random; endinitial

39、begin RD1N=0;repeat20#20 RD1N=$random; endinitial begin RD2N=0;repeat20#20 RD2N=$random; endinitialbegin SD1N=0;repeat20#20 SD1N=$random; endinitial begin SD2N=0;repeat20#20 SD2N=$random; endHC74 u74.CP1 CP1,.CP2 CP2,.D1 D1,.D2 D2,.RD1N RD1N,.RD2N RD2N,.SD1N SD1N,.SD2N SD2N,.Q1 Q1,.Q1N Q1N,.Q2 Q2,.Q

40、2N Q2N可编辑资料 - - - 欢迎下载;endmodule/74HC112 代码/ HC112.vmodule HC112J1,J2,K1,K2,CPN1,CPN2,RD1N,RD2N,SD1N,SD2N,Q1,Q2,Q1N,Q2N; input J1,J2,K1,K2;input RD1N,SD1N,CPN1;input RD2N,SD2N,CPN2; output Q1,Q2,Q1N,Q2N; reg Q1,Q2;assign Q1N=Q1; assign Q2N=Q2;always posedge CPN1 begin if.RD1N Q1<=0;else if.SD1N Q

41、1<=1; elsecaseJ1,K12'b00:Q1<=Q1;2'b01:Q1<=1'b0;2'b10:Q1<=1'b1;2'b11:Q1<=Q1;default:Q1<=1'bx; endcaseendalways posedge CPN2 begin if.RD2N Q2<=0;else if.SD2N Q2<=1;else caseJ2,K2 2'b00:Q2<=Q2;2'b01:Q2<=1'b0;2'b10:Q2<=1'b1

42、;2'b11:Q2<=Q2;default:Q2<=1'bx; endcaseend endmodule/74HC112 测试平台代码/ test112.vtimescale 1ns/1ns module test112;reg J1,J2,K1,K2,RD1N,RD2N,CPN1,CPN2,SD1N,SD2N; wire Q1,Q2,Q1N,Q2N;可编辑资料 - - - 欢迎下载initial begin CPN1=0;endparameter clock_period=20;always #clock_period/2 CPN1=CPN2; initial b

43、eginCPN2=0;endalways #clock_period/2 CPN2=CPN2; initialbeginJ1=0;repeat20#20 J1=$random; endinitial begin K1=0;repeat20#20 K1=$random; endinitial begin J2=0;repeat20#20 J2=$random; endinitialbegin K2=0;repeat20#20 K2=$random; endinitial begin RD1N=0;repeat20#20 RD1N=$random; endinitial begin RD2N=0;

44、repeat20#20 RD2N=$random;可编辑资料 - - - 欢迎下载end initial begin SD1N=0;repeat20#20 SD1N=$random; endinitialbegin SD2N=0;repeat20#20 SD2N=$random; endHC112 u112 .CPN1 CPN1,.CPN2 CPN2,.J1 J1,.K1 K1,.J2 J2,.K2 K2,.RD1N RD1N,.RD2N RD2N,.SD1N SD1N,.SD2N SD2N,.Q1 Q1,.Q1N Q1N,.Q2 Q2,.Q2N Q2N;endmodule/74HC161 代

45、码/ HC161.vmodule HC161CP,CEP,CET,MRN,PEN,Dn,Qn,TC;input CP;input CEP,CET; output 3:0Qn; input MRN; input PEN; input 3:0Dn; output reg TC; reg 3:0qaux;always posedge CP可编辑资料 - - - 欢迎下载begin if.MRNqaux<=4'b0000; else if.PENqaux<=Dn; else ifCEP&CET qaux<=qaux+1; else qaux<=qaux; end

46、always posedge CP begin ifqaux=4'b1111 TC=1'b1;else TC=1'b0; endassign Qn=qaux; endmodule/74HC161 测试平台代码/ test161.vtimescale 1ns/1ns module test161;reg CP,CEP,CET,MRN,PEN;reg 3:0Dn;wire 3:0Qn; wire TC; initialbegin CP=0;endparameter DELY=20; always #DEL Y/2CP=CP; initialbegin CEP=0;repea

47、t20 #20 CEP=1;end initial begin CET=0;repeat20 #20 CET=1;end initial可编辑资料 - - - 欢迎下载begin MRN=0;repeat20 #20 MRN=1;end initial begin PEN=0;repeat20#20 PEN=1;end initial begin Dn=0;repeat20#20 Dn=$random; endHC161 u161.CP CP,.CEP CEP,.CET CET,.MRN MRN,.PEN PEN,.Dn Dn,.Qn Qn,.TC TC;endmodule/74HC194 代

48、码/ HC194.vmodule HC194D0,D1,D2,D3,S0,S1,DSR,DSL,MRN,CP,Q0,Q1,Q2,Q3; input D0,D1,D2,D3;input S0,S1; input DSR,DSL; input MRN; input CP;output Q0,Q1,Q2,Q3; reg3:0Qaux; wire3:0Data;assign Data0=D0; assign Data1=D1; assign Data2=D2;可编辑资料 - - - 欢迎下载assign Data3=D3; always posedge CP beginif.MRNQaux=0;els

49、e ifS1&S0 Qaux=Data; else ifS1&.S0Qaux=Qaux2:0,DSL;else if.S1&S0 Qaux=DSR,Qaux2:0;else if.S1&S0 Qaux=Qaux; endassign Q0=Qaux0; assign Q1=Qaux1; assign Q2=Qaux2; assign Q3=Qaux3; endmodule/74HC194 测试平台代码/ test194.vtimescale 1ns/1ns module test194;reg D0,D1,D2,D3,S0,S1,DSR,DSL,MRN,CP;

50、wire Q0,Q1,Q2,Q3;initial begin CP=0;endparameter clock_period=20; always #clock_period/2 CP=CP; initialbegin D0=0;repeat20#20 D0=$random; endinitial begin D1=0;repeat20#20 D1=$random; endinitial begin可编辑资料 - - - 欢迎下载D2=0;repeat20#20 D2=$random; endinitial begin D3=0;repeat20#20 D3=$random; endinitialbegin S0=0;repeat20#20 S0=$random; endinitial begin S1=0;repeat20#20 S1=$random; endinitial begin MRN=0;repeat20#20 MRN=$random; endinitialbegin DSR=0;repeat20#20 DSR=$random; endinitial begin DSL=0;rep