第2讲组合逻辑设计3部分6张版

1、组合逻辑电路的表示组合逻辑电路的结构和特点v 数字电路v 组合逻辑电路：组合逻辑电路和时序逻辑电路组合逻辑电路的不同表示：Ø 是将逻辑门以一定的方式组合在一起，使其具有一定逻辑功能的数字电路。Ø 是一种无记忆电路 任一时刻的输出信号仅取决于该时刻的输入信号，而与信号作用前电路原来所处的状态无关。Ø 常用的组合逻辑电路：算术逻辑运算电路、 编码器/译码器、数据选择器、数值比较器、奇偶校验器等【例】分析下图电路b&ABF&&a&X0 X1Y0 Y1gXi 1Yj 1v 特点¾由逻辑门电路组成¾输出不能再直接反馈到输入

2、（不能有环路），没有¾当时的输出仅由当时的输入决定速度快电路功能：异或电路电路443组合逻辑电路的设计组合逻辑电路的设计v 组合逻辑电路的设计 根据给定的功能要求，采用某种组合逻辑电路的手工设计设计，得到满足功能要求且最简单的组合逻辑电路。真值表组合逻辑电路的手工设计Ø 逻辑抽象确定输入、输出变量，分析因果，列出真值表Ø 写出逻辑函数表根据真值表写出逻辑函数的标准表Ø 逻辑化简用公式化化简为最简逻辑函数表Ø 绘逻辑图根据最简逻辑函数表画出原理图A B&F&&全部用与非门实现&C665F = ABC + ABC +

3、 ABC + ABC= AB + AC + BC = AB × AC × BC三人表决器A B CF0 0 000 0 100 1 000 1 111 0 001 0 111 1 011 1 11卡诺图逻辑图简化式逻辑问题表达式转换公式简化图形简化标准式逻辑图逻辑化简逻辑表逻辑抽象逻辑问题A BF0 000 111 011 10a = ABb =aA = ABAg =aB = ABBF = bg = ABA× ABB = ABA+ ABB= (A+ B)(A+ B) = AB + AB电路功能真值表表逻辑图组合逻辑电路第二部分：组合逻辑2一 逻辑门电路二 布尔代数

4、三 Verilog HDL1. Verilog HDL概述2. Verilog HDL的词法3. Verilog HDL常用语句4. 不同抽象级别的Verilog HDL模型四 基本组合逻辑部件设计1. 组合逻辑电路设计概述2. 运算单元电路3. 编码器/译码器4. 多路选择器计算机组（2012级）计算机组课程组（、）运算单元电路 1位全加器HDL设计 系统级v 二：采用行为描述方式的系统级抽象根据逻辑功能定义直接描述，简洁！12Ø 这里用位拼接运算符 “ ”将进位与算术和拼接在一起成为一个2位数module adder_2(A,B,CI,SO,CO); inputA,B,CI;ou

5、tputSO,CO;assignCO,SO = A+B+CI;endmodule运算单元电路 1位全加器的HDL设计 算法级v 一：根据全加器的功能列出1位全加器的真值表，由真值表推出输出的逻辑表，然后用assign语句建模（算法级描述） SO = ABCI + ABCI + ABCI + ABCI 真值表 CO = ABCI + ABCI + ABCI + ABCI 111位全加器Verilog HDL源程序（assign建模） module adder 1(A,B,CI,SO,CO)input A,B,CI output SO,COassign SO = ( A&& B&a

6、mp;&CI) ( A&&B&& CI)(A&& B&& CI) (A&&B&&CI) assign CO =( A&&B&&CI) (A&& B&&CI)(A&&B&& CI) (A&&B&&CI)endmoduleA B CISO CO0 0 0000 0 1100 1 0100 1 1011 0 0101 0 1011 1 0011 1 111运算单元电路 1

7、位全加器1位全加器 能对两个1位二进制数进行相加并考虑低位来的进位、求得和并向高位进位的逻辑电路称为全加器。特点：考虑来自低位的进位的加法运算电路A=1B=1SO真值表CIASSO&B CICI COCO&CO&10CO = ( A Å B)CI + AB= ( A Å B)CI × AB= ( AB + AB)CI + AB= ABCI + ABCI + ABSO= AÅBÅCI= (AÅ B)×CI + AÅ B×CI= (AB + AB)CI +(AB + AB)CI= AB

8、CI + ABCI + ABCI + ABCIA B CISO CO0 0 0000 0 1100 1 0100 1 1011 0 0101 0 1011 1 0011 1 111运算单元电路 1位半加器v 算术运算电路是能完成二进制数算术运算的器件v 半加器和全加器是算术运算电路的基本单元电路1、半加器¾半加器能对两个1位二进制数进行相加求和，并向高位进位的逻辑电路。¾特点：不考虑来自低位的进位。加 A=1和真值表数 BSO&CO 进位A SSOB COCO9SO = A Å BCO = ABA BSO CO0 0000 1101 0101 101 第二

9、部分：组合逻辑8一 逻辑门电路二 布尔代数三 Verilog HDL1. Verilog HDL概述2. Verilog HDL的词法3. Verilog HDL常用语句4. 不同抽象级别的Verilog HDL模型四 基本组合逻辑部件设计1. 组合逻辑电路设计概述2. 运算单元电路3. 编码器/译码器4. 多路选择器组合逻辑电路的自动设计v 基于HDL和EDA工具的组合逻辑电路的设计¾逻辑抽象确定输入、输出变量，列出真值表（复杂系统也可不写出真值表，而直接用HDL的系统级描述方式）¾HDL编程如用case语句、if-else语句，assign语句¾写出逻辑表根据

10、真值表写出逻辑函数的标准表（1）HDL编程（2）逻辑图（3）7逻辑函数表编程下载设计仿真设计输入逻辑抽象逻辑问题v 有3种途径¾逻辑抽象®HDL编程（系统级描述，如用case语句或if-else语句）¾逻辑抽象®写出逻辑函数表®HDL编程（算法级描述，assign语句）¾逻辑抽象®写出逻辑函数表®绘逻辑图（适于简单电路）运算单元电路 多位加法器 并行并行进位的特点：1. 同时产生进位2. 加法延时缩短3. 实现相对复杂v 并行进位加法器16运算单元电路 多位加法器 并行进位分组并行进位加法器（组内并行，组间并行）1

11、8C 16C 12C 8C 4C 0组间并行进位链128S7 S6 S5 S4S3 S2 S1 S04位并行加法器4位并行加法器B15B12B11B8B7B4B3B0 A 15A 12A 11A 8A 7A 4A 3A 0S11S4位并行加法器S15S4位并行加法器运算单元电路 多位加法器 并行进位分组并行进位加法器（组内并行，组间传递）17S15S12S11S8S7 S6 S5 S4S3 S2 S1 S0C 16C 12C 8C 4C 0B15B12B11B8B7B4B3B0 A 15A 12A 11A 8A 7A 4A 3A 04位并行加法器4位并行加法器4位并行加法器4位并行加法器15运

12、算单元电路 多位加法器 并行进位v 并行进位链令 Gi = Ai Bi , Pi = Ai Å Bi C1 = G0 + P0C0C2 = G1 + C1P1 = G1 + G0 P1 + P0 P1C0C3 = G2 + C2 P2 = G2 + G1P2 + G0 P1P2 + P0 P1P2C0C = G + C = G + G + G+ G0 P1P2 P3 + P0 P1P2 P3C0C4C3C2C+C 0G 3 P 3G 2 P 2G 1 P 1G 0 P 0运算单元电路 多位加法器 并行进位v 并行加法器并行进位（或先行进位）C1 = A0 B0 + C0 ( A0 &

13、#197; B0 ) C2 = A1B1 + C1 ( A1 Å B1 ) C3 = A2 B2 + C2 ( A2 Å B2 ) C4 = A3 B3 + C3 ( A3 Å B3 )令 Gi = Ai Bi , Pi = Ai Å Bi C1 = G0 + P0C0C2 = G1 + C1P1 = G1 + G0 P1 + P0 P1C0C3 = G2 + C2 P2 = G2 + G1P2 + G0 P1P2 + P0 P1P2C0C4 = G3 + C3 P3 = G3 + G2 P3 + G1P2 P3 + G0 P1P2 P3 + P0 P1

14、P2 P3C014运算单元电路 多位加法器 串行进位并行加法器串行进位C1 = A0 B0 + C0 ( A0 Å B0 ) C2 = A1B1 + C1 ( A1 Å B1 ) C3 = A2 B2 + C2 ( A2 Å B2 ) C4 = A3 B3 + C3 ( A3 Å B3 )13串行进位的特点：1. 进位串行传递2. 进位延时较长S3S2S1S0C 4FAC 3C 2C 1C 0A 3 B3A 2 B2A 1 B1A 0 B0FAFAFA运算单元电路 数值比较器数值比较器是一种运算电路，它可以对两个二进制数或二-十进制编码的数进 行比较，得

15、出大于、小于和相等的结果。分为 “等值”比较器 和 “量值”比较器， “等值”比较器 只检验两个数是否相等；“量值”比较器不但检验两个数是否相等，而且还要检验两个数中哪个为大。1、1位数值比较器&用来比较两个一位二进制数大小的电路。FAB A&&1BFA=B&FAB真值表A FABFA=BB FAB24A BFA>B FA B FA<B0 00100 10011 01001 1010 COMP FA> B = A AB = A( A + B) = AB FA< B = BAB = B( A + B) = ABFA= B = AAB + B

16、AB = AB + AB = AB + AB运算单元电路 阵列乘法器v 总结：Ø 对于n位的阵列乘法，需全加器n(n-1)个Ø 最长路径 2(n-1)个全加器延时Ø 最后的串性进位可采用先行进位加法器23运算单元电路 阵列乘法器实现电路22xCinC30C20C10C00C31C21C11C01FAyFAFAFACout sC32FA C22 FA C12 FA C02C33FA C23 FA C13 FA C03FAFAFAP7 P6P5PP3P2P1P0运算单元电路 阵列乘法器v 基本思路Ø 利用若干全加器，完全由硬件直接计算乘法结果Ø 以

17、 4 位无符号数为例AAAA3210´ BBBB 3210 C30 C20 CC0010C31 C21 CC0111C32 C22 CC0212+C33 C23 CC0313PPPPPPPP7654321021其中 Cij = Ai B j运算单元电路 多位加法器 加减法运算原则（以定点整数为例说明） A + B补 = A补 + B补 A - B补 = A补 + - B补X补与X补若1 x2 .xn-1则-1 x2 .xn-1 +1所以有 A - B补 A补B补1加减法可共用同一套加法器电路20运算单元电路 多位加法器的HDL设计用Verilog HDL行为描述容易编写出任意位数的加

18、法器电路。8位加法器的Verilog HDL源程序adder_8.v:19Ø 这里用parameter常量width表示加法器的位数，通过修改width，可以方便地实现不同位宽的加法器。module adder_8(a,b,cin,sum,cout); parameter width=8;input width-1:0a,b; inputcin;output width-1:0 sum; outputcout;assigncout,sum = a+b+cin; endmodule210运算单元电路 1位ALU 与或加功能算术逻辑运算单元ALU：与、或功能v 加能Ciop aResul

19、tbCo30+运算单元电路 7485的Verilog HDL源程序29module CT7485(A3,A2,A1,A0,B3,B2,B1,B0,ALBI,AEBI, AGBI,ALBO,AEBO,AGBO)inputA3,A2,A1,A0,B3,B2,B1,B0,ALBI,AEBI,AGBI outputALBO,AEBO,AGBOregALBO,AEBO,AGBO wire3 0A SIGNAL,B SIGNALassignA SIGNAL = A3,A2,A1,A0 /拼接成4位wire型向量assignB SIGNAL = B3,B2,B1,B0 /拼接成4位wire型向量always

20、beginif (A SIGNAL > B SIGNAL)begin ALBO = 0 AEBO = 0 AGBO = 1 end else if (A SIGNAL < B SIGNAL)begin ALBO = 1 AEBO = 0 AGBO = 0 end else / if(A SIGNAL = B SIGNAL)可省略begin ALBO = ALBI AEBO = AEBI AGBO = AGBI endend endmodule运算单元电路 数值比较器（7485）的HDL设计可以方便地用HDL设计多位数值比较器，而不必用扩展的采用if-else语句信号定义¾

21、A3A0和B3B0：两个4位二进制数输入信号；¾ALBI（即IA<B）：A小于B输入信号；¾AEBI（即IA B）：A等于B输入信号；¾AGBI（即IA>B）：A大于B输入信号；¾ALBO（即FA<B）：A小于B输出信号；¾AEBO（即FA B）：A等于B输出信号；¾AGBO（即FA>B）：A大于B输出信号。28运算单元电路 2片扩展 “分段比较”法A3A3 COMPA7A低位片和高位片并A2AA3 COMP行工作，每片的比A26A21A1A5A1较仍是由高位到低A0A0A4A位逐位进行00 IAB FAB1I

22、F1¾ 若高4位数不相1 IF0AB FAB 0等，则由两个A=BA=BIA=BA=B0IAB FAB0IF0高4位数ABABA7A4与B3B3B7BB7B4的大小B2BB63决定A和B的大B2 7485BB274851B15B小。B0BB410 低位片B0 高位片¾若高4位分别相等，则由两个低4位数A3A0与B3B0的大小决定A和B的大小：若A3A0>B3B0，则低位片的输出FAB、FA B、FAB为100，即高位片的级联输入IAB、IA B、IAB为100，由功能表的最后一行可以得出，高位片的输出FAB、FA B、FAB也为100，即A>B；同理，若A3A0

23、<B3B0，则可推出A<B；若A3A0=B3B0，则可推出A=B。27运算单元电路 7485的使用与扩展（3） 使用与扩展单片使用4位数值比较器 2片扩展8位数值比较器A3A3 COMPA3AAA2A2A3 COMP7A3 COMP2A2A6AA1A1A1AA2A0A0A15A10A0A4A00 IAB FAB0IAB FABIAB FAB1 IA=BFA=B1IA=BFA=BIA=BFA=B0IAB FAB0IAB FABIAB FABB3BB3B3B7B3B2BB63B2B2 7485B2 7485BB27485B1B1B15B1B1B0B0 低位片B4B 高位片0B00“分段

24、比较”法26运算单元电路 4位数值比较器（7485）级联输入2、4位数值比较器（7485）端，用于芯片的扩展用来比较两个4位二进制数大小的电路。 （2）功能表（1）逻辑符号规则：从高位开始比较，高位不等时，数值的大小由高位决定； 若高位相等，则再比较低位，数值的大小由低位比较结果决定。25若A3>B3 则A>B； 若A3<B3 则A<B；若A3=B3 则再比较低位A3 COMP A2A1 A0IAB FABIA=BFA=BIAB FABB3B2 7485 B1B0A3 B3A2 B2A1 B1A0 B0IAB IA=B IABFAB FA=B FABA3>B3 A

25、3<B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3X XA2>B2 A2<B2 A2=B2 A2=B2 A2=B2 A2=B2 A2=B2X X X XA1>B1 A1<B1 A1=B1 A1=B1 A1=B1X X X X X XA0>B0 A0<B0 A0=B0a b c1 0 00 0 11 0 00 0 11 0 00 0 11 0 00 0 1a b c运算单元电路 1位ALU 与或加减功能与、或功能加能减法（Binvert=1,且Ci =1）opBinvertCiaResultbCo310 1210

26、运算单元电路 ALU抽象表示ALU操作选择操作数标志位运算结果操作数36运算单元电路 32位ALU （带比较功能）ALU 0ALU 310a < b (a-b) < 0, Set = 1 a >= b (a-b) >= 0, Set = 035运算单元电路 1位ALU （带比较功能）逻辑：与、或算术¾加：Binvert=0,CarryIn=0¾减：Binvert=1,CarryIn=1比较：Less（小于）最高位（MSB）1位ALU（带比较功能）34运算单元电路 32位ALU 简化加法BinevgeartteCarryInOperation¾

27、;Binvert=0,CarryIn=0减法a0Result0U¾Binvert=1,CarryIn=1b0引入Bnegatea1b1Result1Ua2b2UResult2a31Cib31Result31ALU 31Co33012Ci ALCoCi ALCoCi ALCo运算单元电路 32位ALU 与或加减功能与、或BinvertCarryInOperation加法减法a0CiALU0Result0b0Coa1Result1b1a2CiALU2Result2b2Coa31CiALU31Result31b31Co32第二部分：组合逻辑42运算单元电路 ALU AM2901(4位运算器

28、器件）41运算单元电路 ALU AM2901(4位运算器器件）40运算单元电路 ALUDM74LS181N LogicDiagram39运算单元电路 ALUDM74LS181N Function Table38运算单元电路 ALUDM74LS181N 4位ALU 提供16种算术逻辑运算 两种工作模式： 正逻辑和负逻辑37BCD码编码器Ø BCD码编码器就是用二进制码表示十进制数的编码器，也称为二-十进制 编码器，或称为10线-4线编码器。Ø 用4位二进制代码对十进制数的10个数码进行编码。Ø BCD有多种编码方式：8421BCD、2421BCD或余3BCD。

29、16; 通常用8421BCD来表示十进制数，8421BCD编码器。Y0编码表Y1Y2DY3Y4CY5Y6BY7AY8 Y9高电平输入有效¾10个输入端，分别接代表十进制数09的10个按键48输入D C B AY0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y90 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 18线-3线编码器的HDL设计v 一：根据8线-3线编码器的功能列出真值表，由真值表推出输出的逻辑表，然后用assign语句建模（算法级描述）？v 二：根据逻辑功能定义，采用case语句

30、直接描述，设计过程更简单！478线-3线编码器的真值表真值表（高电平输入有效）¾利用最小项推导法写出各输出的逻辑函数表¾如果任何时刻Y7Y0中仅有一个输入取值为1，即输入变量取值的组合仅有表中的前8种状态，则输入变量为其他取值下输出等于1的那些最小项均为约束项。利用这些约束项化简上式，得到： C = Y4 + Y5 + Y6 + Y746Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0C B A0 0 0 0 0 0 0 10 0 0 0 0 0 1 00 0 0 0 0 1 0 00 0 0 0 1 0 0 00 0 0 1 0 0 0 00 0 1 0 0 0 0 00

31、1 0 0 0 0 0 01 0 0 0 0 0 0 00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 0 0 0 0 1 10 0 0 0 0 1 1 1约束项1 1 1 1 1 1 1 1x x x x x xx x x8线-3线编码器（高电平输入有效）Y0¾如果任何时刻输出编码仅对应一个有效输入信号，Y1C则对某位输出，在编码表中挑出所有为“1”的值，将Y2其对应的输入信号相或，得到输出表。Y3BY4Y5AY6 Y7编码表输出等于对CBA应有效输入的编号的二进制编码Y7 Y6 Y5Y4Y3 Y2 Y1 Y045输入C B AY0 Y1 Y

32、2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1C = Y4 + Y5 + Y6 + Y7 = Y4 ×Y5 ×Y6 ×Y7B = Y2 + Y3 + Y6 + Y7 = Y2 ×Y3 ×Y6 ×Y7A = Y1 + Y3 + Y5 + Y7 = Y1 ×Y3 ×Y5 ×Y7二进制编码器二进制编码器：用n位二进制代码，对M=2n个信号进行编码的电路。¾特点：任意一时刻只能对一个信号进行编码，即任何时刻只一个输入信号有效（低电平或高电

33、平），而其余信号为无效电平，否则输出将发生混乱¾n位二进制符号可以表示2n种，称为2n线-n线编码器¾常用的有8线-3线编码器如果在输入等于1时对输入信号进行编码，则称这类编码器为 高电平输入有效，此时输出等于对应有效输入的编号的二进制编码；如果在输入等于0时对输入信号进行编码，则称 这类编 码器为低电平输入有效。44编码器为了区分一系列不同的事物，将其中的每个事物用一组二值（0或1）代码表示；或者说，用二进制代码来表示特定信息编码的含义。将加在电路若干输入端中的某一个输入端的信号变换成相应的一组二进制代码输出的过程叫做编码。实现编码功能的数字电路称为编码器（Encoder

34、）。编码器的作用是将某一时刻仅一个输入有效的多个输入的变量情况用较少的输出状态组合来表达，或者说将输入的每一个高、低电平信号编成一组对应的二进制代码，以便于后续的识别和处理。通常有二进制编码器、BCD码编码器及优先编码器。438421BCD编码器的Verilog HDL源程序¾根据逻辑功能定义，直接采用case 语句描述设计过程最简单！¾假设高电平输入有效¾Y0=1时，DCBA=0000；Y1=1时， DCBA=0001;Y9=9时， DCBA=1001。位数字50译码器将二进制代码所表示的翻译成对应输出的高低电平信号的过程称为译码，译码是编码的反操作。实现译码功

35、能的电路称为译码器（Decoder）常用的译码器有变量译码器、码制变换译码器和显示译码器：Ø 变量译码器（二进制译码器）：用来表示输入变量状态全部组合的译码器。n个输入代码有2n个状态，因此n位二进制译码器有n个输入端和2n个输出端，称为n线-2n线译码器。常用的有双2线-4线译码器74´´139，3线-8线译码器74´´138，4线-16线译码器74´´154等Ø 码制变换译码器：将输入的某个进制代码转换成对应的其他码制输出的译码器。如二-十进制码（8421码）至十进制码译码器（BCD译码器）、余3码至十进制码译

36、码器、余3循环码至十进制码译码器等Ø 显示译码器：将输入代码转换成驱动7段数码显示器各段的电平信号的译码器。常用的有74´´47（低电平输出有效）、74´´49（高电平输出有效）、74´´48（高电平输出有效）等54优先编码器（74147）的Verilog HDL源程序利用if_else语句的分支具有先后顺序的特点，用if_else语句可方便地实现优先编码器。电平有效型输入在参数表中可以忽略，也可写为always53优先编码器 （74147）的设计10线4线优先编码 器CT74147的输 入信号为 I0 I9，I9的优先权最

37、高， I0 最低。4线输出信号为 Y 3 Y 0，当I90（有效）时， Y 3 Y 00110（“9”的BCD码的 反码），依此类推。输出等于优先级最高的输入低电平信号对应编号输入有的反码效52I9 I8 I7 I6 I5 I4 I3 I2 I1 I0Y3 Y2 Y1 Y00 x x x x x x x x x1 0 x x x x x x x x1 1 0 x x x x x x x1 1 1 0 x x x x x x1 1 1 1 0 x x x x x 1 1 1 1 1 0 x x x x 1 1 1 1 1 1 0 x x x 1 1 1 1 1 1 1 0 x x 1 1 1 1

38、 1 1 1 1 0 x 1 1 1 1 1 1 1 1 1 00 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1优先编码器v 二进制编码器要求任何时刻只 有一个输入信号有效，否则输出将发生混乱当同时有多个输入信号有效时不能使用二进制编码器！v 优先编码器可避免这种情况发生。优先编码器事先对所有输入信号进行优先级别排序， 两位以上的输入信号同时有效；但任何时刻只对优先级最高的输入信号编码，对优先级别低的输入信号则不响应， 从而保证编码器可靠工作。v 两个或两个以上的输入有效时，只对优先级最高的输入信号进行

39、编码的编码器称为优先编码器。¾优点：当有两个或两个以上的输入有效时，输出发生混乱。¾广泛应用于计算机的优先中断系统、键盘编码系统中。v 74LS148 8线-3线优先编码器，8个输入信号，低电平有效；3个输出端，反码输出v 74LS147 10线-4线优先编码器，10个输入信号，低电平有效；4个输出端，反码输出518421BCD编码器的逻辑图根据逻辑表可以直接画出逻辑图DCBA+5V+5V&&&&Y0 Y1 Y2Y3Y4Y5 Y6 Y7Y8低电平输入有效Y94974138的Verilog HDL设计（1/2）HDL设计 采用if-else语句

40、和case语句描述中间变量，便于对多个信号一次赋值6074138的手工设计 真值表逻辑符S1 S2 S3 根据真值表推导出逻辑表（最大项推导法） 画出逻辑图59号：BIN/OCT A2Y7AY61Y5A074138 Y4 Y3 & ENY2 Y1 Y0S1 S2 S3A2 A1 A0Y Y6 Y5 Y Y Y2 Y1 Y0¹100=100=100=100=100=100=100=100=100X X X 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11

41、1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 13线-8线译码器（74138）功能表逻辑符S1 S2 S3S1、/S2、/S3为3个使能输入端，只有当它们分别为1、0、0时，译码器才正常译码；否则 工作58S1 S2 S3A2 A1 A0Y Y6 Y5 Y Y Y2 Y1 Y0¹100=100=100=100=100=100=100=100=100X X X 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 1 1 1

42、1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1号：BIN/OCT A2Y7AY61Y5A0Y474138 Y3& ENY2 Y1 Y02线-4线译码器（ 74139 ）的手工设计 真值表&Y0A11&Y1 根据真值表推导出逻辑表A01&Y2（最大项推导法）&Y3 Y 0 = A1 + A0 = A1 + A0 = A1 A0 = m0 Y 1 = A1 A0 = m1EN1 Y 2 = A1 A 0 = m 2 Y 3 = A1 A0 = m 3 画出逻辑图57EN A1 A0Y3 Y2 Y1 Y01 X X0 0 00 0 10 1 00 1 11 1 1 11 1 1 01 1 0 11 0 1 10 1 1 1BIN/OCT A1Y0AY1 0Y2ENY32线-4线译码器（74139）