计算机组成原理第三章存储系统[二]

1、3.3 3.3 半导体存储器芯片半导体存储器芯片3.3.33.3.3动态动态RAMRAM芯片芯片(DRAM)(DRAM)v SRAMSRAM单元电路由一个双稳态触发器电路构成，只要单元电路由一个双稳态触发器电路构成，只要不断电就能长久保持信息，不需刷新，工作稳定可靠。不断电就能长久保持信息，不需刷新，工作稳定可靠。但它也有缺点：功耗大，集成度低。但它也有缺点：功耗大，集成度低。v DRAMDRAM单元电路恰好克服了这种缺点。单元电路恰好克服了这种缺点。DRAMDRAM记忆单记忆单元电路可以由四个、三个或单个元电路可以由四个、三个或单个MOSMOS管组成，其存储管组成，其存储原理是：利用芯片电容

2、上存储电荷状态的不同来记录原理是：利用芯片电容上存储电荷状态的不同来记录信息。信息。v 用电容来存储信息减少了构成一个存储元所需的晶用电容来存储信息减少了构成一个存储元所需的晶体管数量，故集成度高；但电容本身不可避免产生漏体管数量，故集成度高；但电容本身不可避免产生漏电，存储器芯片需要周期刷新才能保持信息，所以称电，存储器芯片需要周期刷新才能保持信息，所以称为为动态存储器动态存储器，由它做成的随机存取存储器简称为，由它做成的随机存取存储器简称为DRAMDRAM。 1 1、单管、单管MOSMOS动态存储单元电路动态存储单元电路(1)(1)电路组成：一只电路组成：一只MOSMOS管管T T和一个电

3、容存储和一个电容存储C C。电容。电容C C用来用来存储电荷，控制管存储电荷，控制管T T用来控制充放电回路用来控制充放电回路的通断。的通断。( (2)2)定义定义: :当电容当电容C C上充电上充电至高电平至高电平, ,存入信息为存入信息为1; 1;当电容当电容C C放电至低电平放电至低电平, ,存入信息为存入信息为0 0。v字线字线WWv v T Tv C Cv C Cv 位线位线D D图图3.13 单管单管MOS动态存储单元动态存储单元寄生寄生电容电容1 1、单管、单管MOSMOS动态存储单元电路动态存储单元电路(3)(3)工作原理工作原理v 写入：写入：字线字线WW加高电平，加高电平，

4、T T管导通。管导通。 若要写入若要写入1 1，位线，位线D D加加高电平，高电平，D D通过通过T T对对C C充电，充电，电容充有电荷呈高电平电容充有电荷呈高电平V1V1。 若要写入若要写入0 0，位线，位线D D加加低电平，电容低电平，电容C C通过通过T T对对D D放电，呈低电平放电，呈低电平V0V0。 v字线字线WWv v T Tv C Cv C Cv 位线位线D D图图3.13 单管单管MOS动态存储单元动态存储单元(3)(3)工作原理工作原理v 保持：保持：字线字线WW加低电平，加低电平，T T管截止。管截止。v T T管截止，使电容管截止，使电容C C基本基本没有放电回路。电

5、容上的电没有放电回路。电容上的电荷可以暂时保存荷可以暂时保存约数毫秒约数毫秒，或维持无电荷的或维持无电荷的0 0状态。但状态。但电容上的电荷总存在泄漏通电容上的电荷总存在泄漏通路，所以需要每隔一定时间，路，所以需要每隔一定时间，对存储内容重写一遍，即对对存储内容重写一遍，即对存存1 1的电容重新充电，称为的电容重新充电，称为动态刷新动态刷新。 图图3.13 3.13 单管单管MOSMOS动态存储单元动态存储单元v字线字线WWv v T Tv C Cv C CD Dv 位线位线D D读出：字线读出：字线WW为高电平，为高电平，T T管道通。管道通。v原存原存“1”1”：电容：电容C C经经T T

6、向向位线位线D D放电，使放电，使D D线电平线电平升高；升高；v原存原存“0”0”：位线：位线D D通过通过T T向电容向电容C C放电，放电，D D线电位线电位将降低。将降低。v因为读操作后电容因为读操作后电容C C上的上的电荷数量将发生变化，为电荷数量将发生变化，为“破坏性读出破坏性读出“电路，需电路，需要信息读出后要信息读出后重写重写( (或称或称为再生为再生) ) 。重写是随机的。重写是随机的。v字线字线WWv T Tv C C C CD Dv 位线位线D D图图3.13 单管单管MOS动态存储单元动态存储单元1 16 1 16 2 15 2 15 3 14 3 14 4 13 4

7、13 5 12 5 12 6 11 6 11 7 10 7 10 8 98 92 21 11 16 6V VBBBB D Dinin WE WE RAS RAS A A0 0 A A2 2 A A1 1 V VDDDDV VSS SS CAS CAS D Dout out A A6 6 A A3 3 A A4 4 A A5 5 V VCCCCA0A0A6A6：地址输入线：地址输入线RASRAS：行地址选通信号线：行地址选通信号线CASCAS：列地址选通信号线：列地址选通信号线WEWE：读写控制信号：读写控制信号DinDin：数据输入线：数据输入线DoutDout：数据输出线：数据输出线V VS

8、SSS：地：地 V VDDDD=+12V =+12V V VCCCC=+5V V=+5V VBBBB=-5V=-5V (2) (2) 内部结构图内部结构图3.3.4 3.3.4 动态动态RAMRAM芯片芯片(DRAM)(DRAM) 2 2、动态、动态RAMRAM举例举例(2116(2116芯片芯片) )(1) (1) 外部引脚及功能外部引脚及功能( (容量为容量为16K16K1 1位位) ) 图图3.14 DRAM3.14 DRAM芯片芯片21162116引脚图引脚图R/WR/W控制控制行地址行地址缓冲器缓冲器列地址列地址缓冲器缓冲器行行地地址址译译码码器器6464128128存储阵列存储阵列

9、6464128128存储阵列存储阵列128128个个输出再生输出再生放大器放大器数据输入数据输入寄存器寄存器数据输出数据输出寄存器寄存器I/OI/O缓冲器缓冲器A A6 6A A0 0D Douout tD DininCASCASRASRASWEWEl21162116芯片芯片(16K(16K1 1位位) )共共1638416384个单管个单管MOSMOS存储元电路排列成存储元电路排列成128128128128的阵列的阵列, ,并将其分为两组并将其分为两组, ,每组为每组为6464行行128128列列. .列译码器列译码器列译码器列译码器 图图3.15 21163.15 2116逻辑结构框图逻辑

10、结构框图R/WR/W控制控制行地址行地址缓冲器缓冲器列地址列地址缓冲器缓冲器行行地地址址译译码码器器6464128128存储阵列存储阵列6464128128存储阵列存储阵列128128个个输出再生输出再生放大器放大器数据输入数据输入寄存器寄存器数据输出数据输出寄存器寄存器I/OI/O缓冲器缓冲器A A6 6A A0 0D Douout tD DininCASCASRASRASWEWEl21162116芯片芯片16K16K的存储器地址码有的存储器地址码有1414位位, ,为节省地址线引脚为节省地址线引脚, ,该芯片该芯片只用了只用了7 7根地址线根地址线, ,采用分时复用技术采用分时复用技术,

11、,分两次把分两次把1414位地址送入芯位地址送入芯片片.RAS.RAS将先出现的将先出现的7 7位地址送至行地址缓冲器位地址送至行地址缓冲器,CAS,CAS将后出现的将后出现的7 7位位列地址送至列地址缓冲器列地址送至列地址缓冲器. .列译码器列译码器列译码器列译码器图图3.15 21163.15 2116逻辑结构框图逻辑结构框图2 2选选1 1多多路选择路选择器器1 12 2选选1 1多多路选择路选择器器2 2。ADDR SELADDR SELA A3-03-0A A10-710-7A A6-46-4A A13-1113-1121162116RASRASCASCASA A6-06-0D DI

12、NIND Doutout1 1位位WEWE图图3.16 3.16 行行/ /列地址转换控制电路列地址转换控制电路 图中，图中，ADDR SELADDR SEL是行是行/ /列地址转换控制信号。当它为列地址转换控制信号。当它为0 0时，地址码的低时，地址码的低7 7位位A A6-06-0通过多路选择器；当它为通过多路选择器；当它为1 1时，时，地址码的高地址码的高7 7位位A A13-713-7通过多路选择器。通过多路选择器。R/WR/W控制控制行地址行地址缓冲器缓冲器列地址列地址缓冲器缓冲器行行地地址址译译码码器器6464128128存储阵列存储阵列6464128128存储阵列存储阵列1281

13、28个个输出再生输出再生放大器放大器数据输入数据输入寄存器寄存器数据输出数据输出寄存器寄存器I/OI/O缓冲器缓冲器A A6 6A A0 0D Douout tD DininCASCASRASRASWEWE行地址由行地址选通信号行地址由行地址选通信号RASRAS送至行地址缓冲器，经行地址译码送至行地址缓冲器，经行地址译码器译码后器译码后128128条行选择线中的一条为高电平；接着，列地址由列条行选择线中的一条为高电平；接着，列地址由列地址选通信号地址选通信号CASCAS送至列地址缓冲器，经列地址译码器译码后送至列地址缓冲器，经列地址译码器译码后128128条列选择线中的一条为高电平。行、列交叉

14、点的存储单元被选中。条列选择线中的一条为高电平。行、列交叉点的存储单元被选中。列译码器列译码器列译码器列译码器图图3.15 21163.15 2116逻辑结构框图逻辑结构框图R/WR/W控制控制行地址行地址缓冲器缓冲器列地址列地址缓冲器缓冲器行行地地址址译译码码器器6464128128存储阵列存储阵列6464128128存储阵列存储阵列128128个个输出再生输出再生放大器放大器数据输入数据输入寄存器寄存器数据输出数据输出寄存器寄存器I/OI/O缓冲器缓冲器A A6 6A A0 0D Douout tD DininCASCASRASRASWEWE当当WEWE为高电平时，为读操作，把为高电平时，

15、为读操作，把1414位地址所指定单元中的数据位地址所指定单元中的数据通过通过I/OI/O缓冲器送到缓冲器送到D Doutout端；当端；当WEWE为低电平时，为写操作，为低电平时，为写操作，D DININ端端的数据通过的数据通过I/OI/O输入，经输入，经I/OI/O缓冲器写入到指定单元中。缓冲器写入到指定单元中。列译码器列译码器列译码器列译码器图图3.15 21163.15 2116逻辑结构框图逻辑结构框图读出读出再生再生放大器放大器读出读出再生再生放大器放大器读出读出再生再生放大器放大器一行为一行为128128个存储元件个存储元件行选行选1 1行选行选2 26464行地址选择行地址选择64

16、64行地址选择行地址选择图图3.17 DRAM21163.17 DRAM2116存储阵列图存储阵列图列选列选1 1列选列选2 2列选列选128128I/OI/O缓缓冲器冲器输入输入输出输出D DininD Doutout128128列列地地址址选选择择v每根行选择线控制每根行选择线控制128个存储单元电路的字线；个存储单元电路的字线；每根列选择线控制读出再生放大器与每根列选择线控制读出再生放大器与I/O缓冲缓冲器的接通，即控制数据的读出与写入。器的接通，即控制数据的读出与写入。v读出时，行地址经行地址译码器选中某一根读出时，行地址经行地址译码器选中某一根行线，接通此行上的行线，接通此行上的12

17、8128个存储电路中的个存储电路中的MOSMOS管，使电容存储信息分别送到管，使电容存储信息分别送到128128个读个读出再生放大器。出再生放大器。读出再生放大器的作用是对读出再生放大器的作用是对读出信号进行放大并送回原电路读出信号进行放大并送回原电路。由于是破。由于是破坏性读出，经读出再生放大器的重写可保持坏性读出，经读出再生放大器的重写可保持原有信息不变。原有信息不变。 当列地址经列译码器译码选中某根列线，接当列地址经列译码器译码选中某根列线，接通相应列控制门，将该列读出放大器的信息通相应列控制门，将该列读出放大器的信息送送I/OI/O缓冲器经数据输出寄存器输出到缓冲器经数据输出寄存器输出

18、到DBDB。v写入时写入时, ,首先将要写的信息经首先将要写的信息经I/OI/O缓冲器送入缓冲器送入被列选的读出再生放大器中被列选的读出再生放大器中, ,然后再写入行、然后再写入行、列同时被选中的存储单元列同时被选中的存储单元. .v 可知可知: : 当某存储单元被选中进行读当某存储单元被选中进行读/ /写操作时写操作时, ,该单元所在行的其余该单元所在行的其余127127个存储电路也将在个存储电路也将在一一个存取周期内自动个存取周期内自动进行一次进行一次读出再生读出再生操作操作. .3.3.4 3.3.4 动态动态RAMRAM芯片芯片(DRAM)(DRAM)3 3、 DRAMDRAM的刷新的

19、刷新 刷新的原因：刷新的原因：电容电荷泄放会引起信息丢电容电荷泄放会引起信息丢失。失。 刷新的定义：刷新的定义：为维持为维持DRAMDRAM存储单元的存存储单元的存储信息，通常每隔一个最大刷新周期就必储信息，通常每隔一个最大刷新周期就必须对存储体中所有记忆单元的栅极电容补须对存储体中所有记忆单元的栅极电容补充一次电荷，即使许多记忆单元长期未被充一次电荷，即使许多记忆单元长期未被访问也是如此，这个过程称为刷新。访问也是如此，这个过程称为刷新。 3.3.4 3.3.4 动态动态RAMRAM芯片芯片(DRAM)(DRAM)3 3、 DRAMDRAM的刷新的刷新 刷新方法：采用刷新方法：采用“读出读出

20、”方式方式 单管动态单管动态RAMRAM刷新过程：存储器芯片本身刷新过程：存储器芯片本身有读出后重写的再生功能。有读出后重写的再生功能。以行为单位以行为单位，读出，读出一行中全部单元的数据，经信号放大后同时全一行中全部单元的数据，经信号放大后同时全部写回。即部写回。即设置刷新地址寄存器，提供刷新地设置刷新地址寄存器，提供刷新地址址( (刷新的行号刷新的行号) )，发送行选通信号，发送行选通信号RASRAS给读命令，给读命令，即可刷新一行。然后，刷新地址计数器加即可刷新一行。然后，刷新地址计数器加1 1，每，每个计数循环对芯片各行刷新一遍。个计数循环对芯片各行刷新一遍。 刷新间隔刷新间隔( (最

21、大刷新周期最大刷新周期) )：整个存储器全部：整个存储器全部刷新一遍所允许的最大时间间隔，根据栅极电刷新一遍所允许的最大时间间隔，根据栅极电容上电荷的泄放速度决定。通常为容上电荷的泄放速度决定。通常为2ms2ms。 a)a)集中刷新方式集中刷新方式( Burst Refresh)( Burst Refresh) 在在2ms(40002ms(4000个存取周期个存取周期) )的刷新间隔内的刷新间隔内, ,前前0-38720-3872个周期内个周期内进行读写或保持进行读写或保持, ,后后128128个周期个周期集中集中安排刷新操作安排刷新操作. .0123870 3871 3872 3873399

22、901读读/ /写写/ /保持保持刷新刷新读读/ /写写tctctctctctctctctcXYZVW0112738723872读读/ /写周期写周期 (1396us)(1396us) 128 128读写周期读写周期 (64us)(64us)刷新周期（刷新周期（2ms2ms） 刷新方式刷新方式 刷新周期刷新周期:刷新一行所需时间刷新一行所需时间,等于一个读等于一个读/写写(存取存取)周期周期. 设读设读/ /写周期写周期(tm)(tm)为为0.5us=500ns,0.5us=500ns,若若DRAMDRAM芯片的行数为芯片的行数为128128行行, ,则刷新周期数则刷新周期数=芯片行数芯片行数

23、=128=128, ,刷新时间刷新时间=存储矩阵行数存储矩阵行数刷新周刷新周期期周期序号周期序号地址序号地址序号图图3.18 集中集中刷新时间安刷新时间安排示意图排示意图 b)b)分布式刷新分布式刷新(Distributed Refresh)(Distributed Refresh) 将每个存取周期分为两部分将每个存取周期分为两部分, ,前半周期用于正常读前半周期用于正常读/ /写写/ /保持保持, ,后半期用于刷新后半期用于刷新, ,即将各个刷新周期分散地安排在各个读写周期即将各个刷新周期分散地安排在各个读写周期内进行内进行. .其优点是控制简单其优点是控制简单, ,主存工作没有死时间主存工

24、作没有死时间; ;缺点是没有充缺点是没有充分利用所允许的最大刷新时间间隔分利用所允许的最大刷新时间间隔, ,刷新过于频繁刷新过于频繁, ,主存利用率低主存利用率低, ,工作速度约降低一半工作速度约降低一半. .R/W R/W X XR/W R/W Y YR/W R/W Z ZR/W R/W S SR/W R/W T TR/W R/W U UR/W R/W V VREF REF 0 0REF REF 1 1REF REF 2 2REF REF 126126REF REF 127127REF REF 0 0REF REF 1 1t twrwrt t r rt tc c刷新周期刷新周期128128个

25、系统周期（个系统周期（128us128us）图图3.19 分布式刷新时间安排示意图分布式刷新时间安排示意图 优点是刷新时间固定优点是刷新时间固定,存储器读存储器读/写周期时间不受影响写周期时间不受影响,存存取速度较高取速度较高;缺点为在集中刷新操作期间不能访问存储器缺点为在集中刷新操作期间不能访问存储器,称称其为其为“死时间死时间”.c) c)异步式刷新异步式刷新 按照芯片行数决定所需刷新周期数按照芯片行数决定所需刷新周期数, ,并分散安排在并分散安排在2ms2ms的的最大刷新周期中最大刷新周期中, ,即即: : 相邻两行的刷新间隔相邻两行的刷新间隔=最大刷新间隔时间最大刷新间隔时间行数行数

26、在上例中在上例中, ,每隔每隔2ms/128=15.625us(31.252ms/128=15.625us(31.25个存取周期个存取周期) )时间时间间隔刷新一次即可间隔刷新一次即可. .取存取周期的整数倍取存取周期的整数倍, ,即每隔即每隔15.5us(3115.5us(31个存个存取周期取周期) )时间间隔刷新一次时间间隔刷新一次, ,在在15.5us15.5us前前15us(3015us(30个存取周期个存取周期) )用用于正常的存储器访问于正常的存储器访问, ,后后0.5us0.5us用于刷新用于刷新. .优点是兼有以上两者优点是兼有以上两者的优点的优点, ,对主存的利用率和工作速度

27、影响最小对主存的利用率和工作速度影响最小, , 死时间较短死时间较短; ;缺缺点为控制上稍复杂点为控制上稍复杂. .tc tc0.50.5usus0.50.5usustc tc0.50.5ususW/RW/R W/RW/R W/RW/R W/RW/RREFREFW/RW/R W/RW/R W/RW/RW/RW/RREFREF15.515.5usususus15.515.5图图3.20 3.20 异步式时间安排示意图异步式时间安排示意图 v4. DRAM4. DRAM刷新中注意的几个问题刷新中注意的几个问题 (1) (1) 刷新对刷新对CPUCPU是透明的；是透明的； (2) (2) 刷新地址通

28、常是一行一行进行，每一行中刷新地址通常是一行一行进行，每一行中各记忆单元同时被刷新，故刷新操作仅需要各记忆单元同时被刷新，故刷新操作仅需要行地址，不需要列地址；行地址，不需要列地址； (3) (3) 刷新操作类似于读出操作，但又有所不同。刷新操作类似于读出操作，但又有所不同。因为刷新操作仅对栅极电容补充电荷，不需因为刷新操作仅对栅极电容补充电荷，不需要信息输出。另外，刷新时不需要加片选信要信息输出。另外，刷新时不需要加片选信号，即整个存储器的所有芯片同时被刷新；号，即整个存储器的所有芯片同时被刷新； (4) (4) 因为所有芯片同时被刷新，所以在考虑刷因为所有芯片同时被刷新，所以在考虑刷新问题

29、时，新问题时，应从单个芯片的存储容量着手，应从单个芯片的存储容量着手，而不是从整个存储器的容量着手，见下例而不是从整个存储器的容量着手，见下例。v练习题：有一个练习题：有一个16K16K1616的存储器，用的存储器，用1K1K4 4位的位的DRAMDRAM芯片芯片( (内部结构为内部结构为646416)16)构成，构成，设读设读/ /写周期为写周期为0.1us0.1us，问：采用异步刷新方式，问：采用异步刷新方式，如果最大刷新间隔不超过如果最大刷新间隔不超过2ms2ms，则相邻两行，则相邻两行的刷新时间间隔是多少？对所有存储单元刷的刷新时间间隔是多少？对所有存储单元刷新一遍所需的新一遍所需的实

30、际刷新时间实际刷新时间是多少？是多少？解解： 采用异步刷新方式采用异步刷新方式, ,在在2ms2ms时间内分散地把时间内分散地把芯片芯片6464行刷新一遍行刷新一遍. . 相邻两行的刷新间隔相邻两行的刷新间隔=最大刷新间隔最大刷新间隔/ /行数行数=2ms/64=31.25us,2ms/64=31.25us,即可取刷新信号周期为即可取刷新信号周期为31us.31us. 对全部存储单元刷新一遍所需的实际刷新时对全部存储单元刷新一遍所需的实际刷新时间间=0.1us=0.1us64=6.464=6.4usus 5 5、 动态存储器与静态存储器的比较动态存储器与静态存储器的比较 (1) DRAM(1)

31、 DRAM需要刷新；需要刷新； (2) SRAM(2) SRAM存取速度快、集成度低、功耗大、存取速度快、集成度低、功耗大、价格高，一般作容量不大的高速存储器；价格高，一般作容量不大的高速存储器；DRAMDRAM集成度高、功耗小，但存取速度慢，集成度高、功耗小，但存取速度慢，一般用作主存；一般用作主存； (3)3) 共同特点是均为易失性存储器共同特点是均为易失性存储器。 (4)DRAM(4)DRAM芯片和芯片和SRAMSRAM芯片的对外连接信号有所不同：芯片的对外连接信号有所不同：v SRAMSRAM芯片芯片( (如如Intel 2114)Intel 2114) 的引脚为：的引脚为： 地址线地

32、址线-Ai-Ai 数据线数据线-I/Oi-I/Oi 片选线片选线-CS-CS 读写控制线读写控制线-WE-WE 电源线：电源线：Vcc-+5VVcc-+5V， 工作电源工作电源 GND-GND-地地 DRAM DRAM芯片芯片( (如如Intel Intel 2116)2116)的引脚为：的引脚为： 地址线地址线-Ai-Ai 数据线数据线-Din-Din和和DoutDout 行地址选通线行地址选通线-RAS-RAS 列地址选通线列地址选通线-CAS-CAS 读写控制线读写控制线-WE-WE 电源线：电源线：Vcc-+5VVcc-+5V， 工作电源工作电源 GND-GND-地地注意：注意：DRA

33、MDRAM芯片地址线芯片地址线引脚只有一半；没有引脚只有一半；没有CSCS引引脚，在存储器扩展时用脚，在存储器扩展时用RASRAS代替。代替。v例：右图是某存储器芯片的引脚图，回答例：右图是某存储器芯片的引脚图，回答:( :(1) 1)此芯片此芯片的类型的类型(RAM(RAM还是还是ROM)ROM)？它的容量是多少？它的容量是多少？v(2)(2)若地址线增加若地址线增加 一根，存储芯片的一根，存储芯片的 容量将增加多少？容量将增加多少？ (3)(3)它是否需要刷新？它是否需要刷新？ 为什么？为什么？VccVccCASDoutA7A6A5A4A3NCDinWERASA2 A1A0GND图图3.2

34、1 某存储器芯片的引脚图某存储器芯片的引脚图v练习：某练习：某DRAMDRAM芯片其容量为芯片其容量为16K16K1 1位，除位，除电源端、刷新线和接地端外，该芯片的最小电源端、刷新线和接地端外，该芯片的最小引脚数目应为引脚数目应为( )( )。 A. 16 B. 12 C. 18 D. 19A. 16 B. 12 C. 18 D. 19 练习：动态练习：动态RAMRAM的刷新，是以的刷新，是以( )( )为单位为单位进行的。进行的。 A. A. 存储单元存储单元 B. B. 行行 C. C. 列列 D. D. 存储位存储位 练习：试用练习：试用Intel 2116Intel 2116构成构成

35、64K X 8bit64K X 8bit的存储器，的存储器，该存储该存储器采用奇偶校验器采用奇偶校验。Intel 2116Intel 2116的逻辑符号如下图所示。的逻辑符号如下图所示。(1) (1) 求共需要多少片求共需要多少片21162116芯片？芯片？(2)(2)画出存储体连接示意图；画出存储体连接示意图；(3)(3)写出各芯片写出各芯片RASRAS* *和和CASCAS* *的形成条件；的形成条件；(4)(4)若芯片内部存储元排列成若芯片内部存储元排列成128 X 128128 X 128的矩阵，芯片刷新的矩阵，芯片刷新周期周期2ms2ms，采用异步刷新方式，问存储器的刷新信号周，采用

36、异步刷新方式，问存储器的刷新信号周期是多少？期是多少？RASRAS* * CAS CAS* *A6A6A0A0WEWE* *16K X 1bit16K X 1bitDin DoutDin Dout注意：因为注意：因为DRAMDRAM芯片和芯片和SRAMSRAM芯片在结构上的不同，所芯片在结构上的不同，所以用不同芯片进行容量扩充时，在存储体连接方法、片选以用不同芯片进行容量扩充时，在存储体连接方法、片选信号的逻辑表达式等方面也存在差异，见下例。信号的逻辑表达式等方面也存在差异，见下例。v解题要点：解题要点：(1)(1)用用DRAMDRAM芯片组成存储器时，由于芯片组成存储器时，由于需要行需要行/

37、 /列转换的硬件电路，故通常只画存储体列转换的硬件电路，故通常只画存储体的构成，而不画与的构成，而不画与CPUCPU的连接的连接;(2)DRAM;(2)DRAM芯片没芯片没有片选信号有片选信号CSCS，而用，而用RASRAS* *、 CASCAS* *兼作片选，需兼作片选，需要写出要写出RASRAS* *、 CASCAS* *的形成逻辑。的形成逻辑。v解答解答: (: (1)16K X 11)16K X 1位作位作9 9片位扩展得片位扩展得16K X 9(16K X 9(存储存储器采用奇偶校验位器采用奇偶校验位) )的小组；再用的小组；再用4 4组进行字扩展组进行字扩展得得64K X 964K

38、 X 9的存储器。的存储器。 (2) (2) 地址范围：地址范围： 起始地址起始地址 末地址末地址 第第1 1小组：小组： 0000 0000 0000 0000 0011 1111 1111 11110000 0000 0000 0000 0011 1111 1111 1111 第第2 2小组：小组： 0100 0000 0000 0000 0111 1111 1111 11110100 0000 0000 0000 0111 1111 1111 1111 第第3 3小组：小组： 1000 0000 0000 0000 1011 1111 1111 11111000 0000 0000 00

39、00 1011 1111 1111 1111 第第4 4小组：小组： 1100 0000 0000 0000 1111 1111 1111 11111100 0000 0000 0000 1111 1111 1111 1111 (3) RAS (3) RAS* *有效时，有效时，A A6060即行地址锁存；即行地址锁存；CASCAS* *迟后于迟后于RASRAS* *有效，将有效，将A A137137锁存。锁存。RASRAS* *和和CASCAS* *应分时出现且应分时出现且RASRAS* *在在先先CASCAS* *在后，分别与时间因素在后，分别与时间因素t1,t2t1,t2有关。有关。 R

40、ASRAS* *和和CASCAS* *的形成条件如下：的形成条件如下： RASRAS0 0* *=(A=(A1515* *A A1414* * t t1 1) )* * RAS RAS1 1* *=(A=(A1515* *A A1414 t t1 1) )* * RAS RAS2 2* *=(A=(A1515A A1414* * t t1 1) )* * RAS RAS3 3* *=(A=(A1515A A1414 t t1 1) )* *CASCAS0 0* *=(A=(A1515* *A A1414* * t t2 2) )* *CASCAS1 1* *=(A=(A1515* *A A14

41、14 t t2 2) )* *CASCAS2 2* *=(A=(A1515A A1414* * t t2 2) )* *CASCAS3 3* *=(A=(A1515A A1414 t t2 2) ) * *16K X 116K X 11 12 23 34 45 56 67 78 89 9WEWE* *RASRAS3 3* * CAS CAS3 3* *A6A0A6A0（A13A7A13A7）16K X 116K X 1WEWE* *DoutDoutD8D0D8D0RASRAS2 2* * CAS CAS2 2* *R/WR/WDinDinWEWE* *16K X 116K X 116K X 1

42、16K X 1RASRAS0 0* * CAS CAS0 0* *RASRAS1 1* * CAS CAS1 1* *WEWE* *Y0Y0Y1Y1Y2Y2Y3Y3A14A14A15A15与与与与t1 t1t2t2RASRAS0 0* *CASCAS0 0* *t2=t1+t2=t1+t t6 6、RAMRAM的奇偶校验电路的奇偶校验电路v 为检测存储过程中为检测存储过程中 的错误，的错误，RAMRAM中最中最 常用的是奇偶校验法。常用的是奇偶校验法。v 例：用例：用DRAMDRAM 4164 4164芯片芯片(64K(64K1位位) ) 组成组成64KB64KB存储器的存储器的 奇偶校验电路

43、如右图奇偶校验电路如右图 所示。所示。DINDOUT41641DINDINDOUTD7D089ABCDEFGH图图3.22 RAM的奇偶校验电路的奇偶校验电路。1XMEMREVENLS280ODDUODDRAM ADDR SELI6 6、RAMRAM的奇偶校验电路的奇偶校验电路v 该存储器由该存储器由9 9片片41644164组成，组成，其中其中18片组成片组成64K8存储存储器，第器，第9 9片用来作奇偶校验。片用来作奇偶校验。v 74LS280有有9 9个输入端个输入端 (A(AI)和两个互非的输出端和两个互非的输出端 (EVEN、ODD)。其作用是其作用是生成奇偶校验位以及奇偶生成奇偶校

44、验位以及奇偶校验。校验。以奇校验为例，当以奇校验为例，当输入端输入端1的个数为偶数时，的个数为偶数时，EVEN为高电平，为高电平，ODD为为低电平；当输入端低电平；当输入端1的个数的个数为奇数时，为奇数时，EVEN为低电平，为低电平，ODD为高电平。为高电平。DINDOUT41641DINDINDOUTD7D089ABCDEFGH图图3.22 RAM的奇偶校验电路的奇偶校验电路。1XMEMREVENLS280ODDUODDRAM ADDR SELI6 6、RAMRAM的奇偶校验电路的奇偶校验电路v 奇偶校验奇偶校验( (以奇校验位例以奇校验位例) )的原理是：的原理是： 写操作时写操作时(生成

45、奇校验位生成奇校验位)，存储器读信号存储器读信号 XMEMR=1，使，使LS280的的I输入端为输入端为0，当，当8位数据中位数据中1的个数为偶数时，在第的个数为偶数时，在第9片片4164的相应单元写入的相应单元写入1，否则写入否则写入0。DINDOUT41641DINDINDOUTD7D089ABCDEFGH图图3.22 RAM的奇偶校验电路的奇偶校验电路。1XMEMREVENLS280ODDUODDRAM ADDR SELI6 6、RAMRAM的奇偶校验电路的奇偶校验电路v 奇偶校验奇偶校验( (以奇校验位例以奇校验位例) )的原理是：的原理是： 读操作时读操作时(奇校验奇校验)，存储器读

46、信号，存储器读信号 XMEMR=0，若所存的，若所存的8位位数据没有发生读错误，数据没有发生读错误，ODD=1，UODD=0；若发生读；若发生读错误，错误， ODD=1，UODD=0。即。即UODD的输出即可判断有无奇偶的输出即可判断有无奇偶错误。错误。DINDOUT41641DINDINDOUTD7D089ABCDEFGH图图3.22 RAM的奇偶校验电路的奇偶校验电路。1XMEMREVENLS280ODDUODDRAM ADDR SELI3.3.43.3.4半导体只读存储器芯片半导体只读存储器芯片 半导体存储器中的半导体存储器中的RAMRAM为易失性存储器为易失性存储器,而而ROMROM为

47、非易失性存储器为非易失性存储器. 1. 1.掩模型只读存储器掩模型只读存储器MROM(Masked Read-MROM(Masked Read-Only Memory)Only Memory)v MROM MROM的内容是半导体制造厂按用户要求在的内容是半导体制造厂按用户要求在芯片生产过程中将信息直接写入且写入后内容芯片生产过程中将信息直接写入且写入后内容无法改变无法改变. .v MROM MROM中的记忆单元可采用二极管、电阻、中的记忆单元可采用二极管、电阻、MOSMOS管等作为耦合元件管等作为耦合元件. .通常耦合处有元件表示通常耦合处有元件表示存储存储“1”1”信息信息, ,无元件表示存

48、储无元件表示存储“0”0”信息信息. . vMROMMROM例图例图(32(32字字X8X8位位) ) V VC CA0 A0 0 0A1A1 W0W0 1 W11 W1A4 A4 31 W3131 W31 D D0 0 D D1 1 D D7 7地地址址译译码码器器在以上矩阵中在以上矩阵中,在行和列的交点处在行和列的交点处,既可有耦合元件既可有耦合元件MOSMOS管管(存储信息存储信息“1”),也可没有也可没有(存储信息存储信息“0”).图图3.23 MROM3.23 MROM例图例图(32(32字字X8X8位位) )3.3.43.3.4半导体只读存储器芯片半导体只读存储器芯片2.2.可编程

49、可编程( (一次编程型一次编程型) )只读存储器只读存储器PROM(Programmable Read-Only Memory)PROM(Programmable Read-Only Memory)vPROMPROM产品出厂时产品出厂时, ,所有记忆单元均制成所有记忆单元均制成“0” 0” 或或“1” ,1” ,用户可以根据需要自行将其中某些记用户可以根据需要自行将其中某些记忆单元改为忆单元改为“1” (1” (或改为或改为“0” ) .0” ) .v 分为分为: :破坏型和熔丝型破坏型和熔丝型. .v 对对PROMPROM的写入是不可逆的的写入是不可逆的, ,所以只能进行一次所以只能进行一次

50、性写入性写入. .字地址字地址译码器译码器A0A1Vcc读写读写读写读写D0D1D2D3图图3.24 3.24 熔丝型熔丝型PROMPROM原理图原理图熔丝未断为熔丝未断为1熔丝烧断为熔丝烧断为03.3.43.3.4半导体只读存储器芯片半导体只读存储器芯片 3.3.可擦可编程只读存储器可擦可编程只读存储器EPROM(Erasable Programmable ROM) EPROM(Erasable Programmable ROM) v 能多次修改能多次修改ROMROM中的内容；中的内容；v 分为紫外线擦除分为紫外线擦除(UVEPROM)(UVEPROM)和电擦除和电擦除(EEPROM)(EE

51、PROM)两种；两种；v UVEPROMUVEPROM需用紫外线照射需用紫外线照射, ,故只能整个芯片故只能整个芯片擦除擦除, ,不能对存储单元单独擦除不能对存储单元单独擦除; ;v EEPROM EEPROM采用电气方法采用电气方法, ,在联机条件下实现局在联机条件下实现局部部/ /全局擦写全局擦写. . 3.3.43.3.4半导体只读存储器芯片半导体只读存储器芯片 4.4.闪速存储器闪速存储器(Flash Memory)(Flash Memory) 1983 1983年推出并于年推出并于19881988年商品化年商品化, ,在在EPROMEPROM与与EEPROMEEPROM基础上发展起来

52、的新型电可擦除非挥发基础上发展起来的新型电可擦除非挥发性存储器件性存储器件; ; 具有具有EPROMEPROM的集成度高的优点的集成度高的优点, ,又有又有EEPROMEEPROM电可擦除的特点电可擦除的特点; ; 目前唯一具有大容量、非易失性、价格低、可目前唯一具有大容量、非易失性、价格低、可在线改写和高速度在线改写和高速度( (读读) )等特性的存储器等特性的存储器. .小结：小结：v 半导体存储器包括半导体随机存储器半导体存储器包括半导体随机存储器(RAM)(RAM)和半导体和半导体只读存储器只读存储器(ROM)(ROM)；v RAMRAM多用多用MOSMOS型电路组成型电路组成,MOS

53、 RAM,MOS RAM按电路结构不同按电路结构不同又分为静态又分为静态RAM(SRAM)RAM(SRAM)和动态和动态RAM(DRAM)RAM(DRAM)；v RAMRAM是可读、可写的存储器是可读、可写的存储器,CPU,CPU可以对可以对RAMRAM的内容随的内容随机地读写访问机地读写访问, , 是易失性存储器；是易失性存储器；vROMROM是只能随机读出而不能写入的存储器是只能随机读出而不能写入的存储器, ,用于存放不用于存放不需改变的信息需改变的信息, ,如系统程序如系统程序, ,非易失性存储器；非易失性存储器；vROMROM结构比结构比RAMRAM简单、集成度高、功耗低、可靠性简单、

54、集成度高、功耗低、可靠性高高.v例例:EPROM:EPROM是指是指( ).( ).vA. A. 只读存储器只读存储器vB. B. 可编程的只读存储器可编程的只读存储器vC. C. 可擦洗可编程的只读存储器可擦洗可编程的只读存储器v 例例: :下列说法中下列说法中( )( )是正确的是正确的. .v A. EPROM A. EPROM是可改写的是可改写的, ,因而也是随机存储器因而也是随机存储器的一种的一种v B. EPROMB. EPROM是可改写的是可改写的, ,但它不能作为随机存但它不能作为随机存储器储器vC. EPROMC. EPROM只能改写一次只能改写一次, ,故不能作为随机存故不

55、能作为随机存储器储器第三章第三章 存储系统存储系统 存储器概述存储器概述主存储器的基本构造和操作主存储器的基本构造和操作 主存储器组织主存储器组织 高速缓冲存储器高速缓冲存储器CacheCache 高速存储器高速存储器半导体存储器芯片半导体存储器芯片虚拟存储器虚拟存储器3.4 3.4 主存储器组织主存储器组织v 主存储器通常分为随机存储器主存储器通常分为随机存储器(RAM)(RAM)和只读和只读存储器存储器(ROM)(ROM)两大部分两大部分, ,RAMRAM和和ROMROM在主存中在主存中是统一编址是统一编址的的.RAM.RAM用来存放用户程序和数用来存放用户程序和数据据;ROM;ROM用来

56、存放系统程序用来存放系统程序. . v 在介绍了三类常用的半导体存储器芯片在介绍了三类常用的半导体存储器芯片(SRAM,DRAM(SRAM,DRAM和和ROM)ROM)之后之后, ,讨论如何用存储讨论如何用存储芯片组成一个实际的存储器芯片组成一个实际的存储器. .v 当内存容量较小时当内存容量较小时, ,如几十如几十KBKB以内以内, ,多选用多选用SRAM;SRAM;当容量较大时当容量较大时, ,如如1MB1MB以上时以上时, ,多选用多选用DRAM;DRAM;如果主存中有固化区如果主存中有固化区, ,就需要就需要ROMROM芯片芯片. . v存储器容量扩展有位扩展、字扩展和字位存储器容量扩

57、展有位扩展、字扩展和字位同时扩展同时扩展3 3种种. .v注意用存储器芯片构成存储器的关键是地注意用存储器芯片构成存储器的关键是地址空间分配和片选逻辑的形成址空间分配和片选逻辑的形成. .v 由存储器芯片构成存储器并与由存储器芯片构成存储器并与CPUCPU连接时连接时, ,要完成地址线、数据线和控制线的连接要完成地址线、数据线和控制线的连接. .v 在掌握基本方法的基础上在掌握基本方法的基础上, ,注意难题的解法注意难题的解法, ,如存储器的地址空间大小不是如存储器的地址空间大小不是2 2的整数次幂的整数次幂( (如如24K),24K),地址空间不连续地址空间不连续, ,要求扩充的存储要求扩充

58、的存储器地址不是从器地址不是从0 0开始等开始等. .例例:CPU:CPU的的ABAB为为1616根根(A15-A0,A0(A15-A0,A0为低位为低位), ),双向数据总线双向数据总线8 8根根(D7-D0),(D7-D0),控制总线中与主存有关的信号有控制总线中与主存有关的信号有MREQ(MREQ(允许访允许访存存, ,低电平有效低电平有效),R/W(),R/W(高电平为读命令高电平为读命令, ,低电平为写命令低电平为写命令). ). 主存地址空间分配如下主存地址空间分配如下:0-8191:0-8191为系统程序区为系统程序区, ,由只读存由只读存储器芯片组成储器芯片组成;8192-32

59、767;8192-32767为用户程序区为用户程序区; ;最后最后( (最大地最大地址址)2K)2K空间为系统程序工作区空间为系统程序工作区. .上述地址为十进制上述地址为十进制, ,按字节编按字节编址址. .现有如下存储器芯片现有如下存储器芯片: : EPROM:8K EPROM:8K8 8位位( (控制端仅有控制端仅有CS)CS) SRAM:16K SRAM:16K1 1位、位、2K2K8 8位、位、4K4K8 8位、位、8K8K8 8位位 从上述芯片中选择适当芯片设计该计算机主存储器，画从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图，注意画出片选逻辑（可选用门电路出主

60、存储器逻辑框图，注意画出片选逻辑（可选用门电路及及3 3：8 8译码器译码器74LS13874LS138）与）与CPUCPU的连接，说明选哪些存储的连接，说明选哪些存储芯片，选多少片。芯片，选多少片。v解：解：作为此类设计常用芯片，首先回顾作为此类设计常用芯片，首先回顾74LS13874LS138v译码器：译码器：(1) 74138(1) 74138的逻辑符号的逻辑符号G G1 1G G2A2AG G2B2BC CB BA AY Y7 7Y Y0 0其中：其中：G G1 1，G G2A2A，G G2B2B为输入控制端；为输入控制端；C C，B B，A A为译码输入端；为译码输入端；Y7Y7，Y