(完整版)EDA期末考试题03

1、5. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述第9页共5页考试课程EDA技术与VHDL考试日期2005年 月 日成绩笏巧合卷球杠勺教师号任课教师姓名考生姓名学号（8位）年级专业。 DA.器件外部特性；B.器件的综合约束；C.器件外部特性与内部功能;D.器件的内部功能。、单项选择题：（20分）1 . IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为。AA.软IP B. 固IP C. 硬IP D. 都不是2 .综合是EDA设计流程的关键步骤，在下面对综合的描述中， 是

2、错误的。DA.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。6 .不完整的IF语句，其综合结果可实现 。AA.时序逻辑电路B.组合逻辑电路C.双向电路D.三态控制电路7 .子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）指出下列哪些方法是面积优化 。B

3、流水线设计资源共享逻辑优化串行化寄存器配平关键路径法A.B.C.D.8 .下列标识符中， 是不合法的标识符。BA. State0B. 9moon C. Not_Ack_0D. signall正确的是=_C_° 9.关于VHDL中的数字，请找出以下数字中最大的一个:A. 2#1111_1110#B. 8#276#C. 10#170#D. 16#E#E13 .大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中,A. FPGA 是基吁二乘积项结构的可编程逻辑器件；B. FPGA是全称为复杂可编程逻辑器件；C.基于SRAM勺FPGA器件，在每次上电后必须进行一

4、次配置；D.在Altera 公司生产的器件中， MAX7000K歹U属FPGA结构。4 .进程中的变量赋值语句，其变量更新是 。 A10.下列EDA软件中，哪一个不具有逻辑综合功能： 。 BA.立即完成；A.Max+Plus IIB.按顺序完成；B.ModelSimC.在进程的最后完成；C.Quartus IID.都不对。D.Synplify、ED*词解释，写出下列缩写的中文(或者英文)含义： (10分)1. VHDL超高速集成电路硬件描述语言2. FPGA现场可编程门阵列3. RTL寄存器传输级4. SOPC可编程片上系统5. EAB嵌入式阵列块、VHDLS序填空：(10分)下面程序是参数可

5、定制带计数使能异步复位计数器的VHDL描述，试补充完整。-N-bit Up Counter with Load, Count Enable, and-Asynchronous Reset library ieee;use IEEE.std_logic_1164.all;use IEEE .std_logic_unsigned.all;use IEEE.std_logic_arith.all;entity counter_n isgeneric (width : integer := 8);port(data : in std_logic_vector (width-1 downto 0); l

6、oad, en, clk, rst :in std_logic;q : out std_logic_vector (width - 1 downto 0);end counter_n;architecture behave ofcounter issignal count : std_logic_vector (width-1 downto 0);beginprocess(clk, rst) beginif rst = '1' thencount <= (others =>0');清零elsif clk ' event and clk =1'

7、 then边沿检测if load = '1' thencount <= data;elsif en = '1' thencount <= count + 1;end if ;end if;end process;q <= count ;end behave;四、VHDLS序改错：(10分)仔细阅读下列程序，回答问题1 LIBRARY IEEE;2 USE IEEE.STD_LOGIC_1164.ALL;34 ENTITY CNT10 IS5 PORT ( CLK : IN STD_LOGIC ;6 Q : OUT STD_LOGIC_VECTO

8、R(3 DOWNTO 0);7 END CNT10;8 ARCHITECTURE bhv OF CNT10 IS9 SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);10 BEGIN11 PROCESS (CLK) BEGIN12 IF RISING_EDGE(CLK) begin13 IF Q1 < 9 THEN14 Q1<=Q1 + 1 ;15 ELSE16 Q1<=(OTHERS => '0');17 ENDIF;18 END IF;19 END PROCESS ;20 Q <= Q1;21 END bhv;1

9、 .在MAX+PlusII中编译时，提示的第一条错误为：Error: Line 12: File e:myworktestcnt10.vhd: VHDL syntax error: If statement must have THEN, but found BEGIN instead指出并修改相应行的程序(如果是缺少语句请指出大致的行数)：错误 1 行号：12程序改为：IF RISING_EDGE(CLK) THEN错误 2 行号：3程序改为：USE IEEE.STD_LOGIC_UNSIGNED.ALL;12行if语句配套关键字是 then而非begin3行程序中使用了 +号重载函数，应包

10、含使用对应程序包ieee.std_logic_unsigned.all2 .若编译时出现如下错误，请分析原因。当前编译的程序文件没有放在指定文件夹内，所以系统找不到WORK工作库。五、VHDLS序设计：(15分)设计一数据选择器MUX,其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该数 据选择器MUX的结构体。六、根据原理图写出相应的 VHDLE序：(15分)SEL(1:0)SELCOUT00011011OTHERS(a)用if语句。(b)用case语句。(c)用 when else 语句。A or BA xor BA and BA nor B“XX”QOUt选择信号输入 数

11、据输入Library ieee;Use ieee.std_logic_1164.all;Entity mymux isPort ( sel : in std_logic_vector(1 downto 0);Ain, Bin : in std_logic_vector(1 downto 0);Cout : out std_logic_vector(1 downto 0);End mymux;Architecture one of mymux isBeginProcess (sel, ain, bin)BeginIf sel =00 " then cout <= ain or b

12、in;Elsif sel =01 " then cout <= ain xor bin;Elsif sel =10" then cout <= ain and bin;Else cout <= ain nor bin;End if;End process;End one;Architecture two of mymux isBeginProcess (sel, ain, bin)BeginCase sel iswhen00"=>cout <= ainor bin;when01 "=>cout <= ainxor

13、 bin;when'10"=>cout <= ainand bin;when others => cout <= ain nor bin;End case;End process;Library ieee;Use ieee.std_logic_1164.all;Entity mycir isPort ( din, clk : in std_logic;Qout : out std_logic);End mycir;Architecture behave of mycir isSignal a, b, c;BeginQout <= c nand (

14、a xor b);Process (clk)BeginIf clk ' event and clk =1 ' thenA <= din;B <= A;C <= B;End if;End process;End behave;End two;Architecture three of mymux is BeginCout <= ain or bin when sel =00 " elseAin xor bin when sel =01 " elseAin and bin when sel ='10 " else ain

15、 nor bin;End three;七、综合题：（20分）（一）已知状态机状态图如图a所示；完成下列各题:ina =00ina =01ina /=00”outa <=“0101ina /=11outa <=1101st0st1out_a <=1000 ”ina =“ / / ”11ina /=01st3ina /=11st2ina =11图a状态图outa <=1100End if;End process; Process (c_st) BeginCase c_st isWhen st0 => if ina =00 " then n_st <=

16、st0;Else n_st <= st1;End if;Outa <=0101 ”;When st1 => if ina =00 " then n_st <= st1;Else n_st <= st2;End if;Outa <='1000 ”；When st2 => if ina ='11 " then n_st <= st0;Else n_st <= st3;End if;Outa <='1100 "When st3 => if ina ='11 " t

17、hen n_st <= st3;Else n_st <= st0;End if;Outa <='1101 "When others => n_st <= st0;End case;End process;End one;3.若已知输入信号如下图所示，分析状态机的工作时序，画出该状态机的状态转换值(c_state)和输出控制信号(out_a);resetH 0elkH 0国InaH D国OniaB 1010U EtO图b状态机结构图1 .试判断该状态机类型，并说明理由。该状态机为 moore型状态机，输出数据 outa和输入ina没有直接逻辑关系，

18、outa是时钟clk的同步时 序逻辑。2 .根据状态图，写出对应于结构图b,分别由主控组合进程和主控时序进程组成的VHDL有限状态机描述。Library ieee;Use ieee.std_logic_1164.all;Entity mooreb isPort (clk, reset : in std_logic;Ina : in std_logic_vector (1 downto 0);Outa : out std_logic_vector (3 downto 0);End mooreb;Architecture one of mooreb isType ms_state is (st0,

19、 st1, st2, st3);Signal c_st, n_st : ms_state;BeginProcess (clk, reset)BeginIf reset =1' then c_st <= st0;Elsif clk ' event and clk =1 ' then c st <= n st;NiirenValj&r500 Ons 10us 1,5us2.0uS2,5us3 Dis 3 5us 4 DIIIIIIIk山邂位* dkinsiniil a酣 DUfrert_state1 10HO：2=皿 3* 7 2。3、ox 工 r 口

20、一; jg丽yn而yn而'#6mx西面地而 口ri画地西虹而）皿口 4.若状态机仿真过程中出现毛刺现象，应如何消除；试指出两种方法，并简单说明其原理。方法1,添加辅助进程对输出数据进行锁存方法2,将双进程状态机改写为单进程状态机，其输出也是锁存过了，故能消除毛刺方法3,使用状态位直接输出型状态机编码方式，其输出直接由当前状态输出，也没有毛刺（二）已知一个简单的波形发生器的数字部分系统框图如下图所示lentelkto_DA9.0图中lent、lrom都是在 MAX+PlusII中使用 MegaWizard调用的LPM模块，其 VHDL描述中Entity部分分别如下：ENTITY lent ISPORT(clock: IN STD_LOGIC ;q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0