出租车计费系统设计

1、科技大学课程设计说明书课程名称EDA综合设计题目出租车计费系统设计学院班级学生学号指导教师日期2015年6月26日文章.课程设计任务书课程设计名称EDA综合设计学生专业班级设计题目出租车计费系统设计一、课程设计目的1、综合运用EDA技术，独立完成一个课题的设计，考察运用所学知识，解决实际问题的能力；2、结合理论知识，考察阅读参考资料、文献、手册的能力；3、进一步熟悉EDA技术的开发流程，掌握文件编辑、编译、仿真、下载验证等环节的实现方法和应用技巧；4、锻炼撰写研究报告、研究论文的能力；5、通过本实践环节，培养科学和严谨的工作作风。二、设计容、技术条件和要求1、能够实现计费功能：费用的计算是按行

2、驶里程收费，设出租车的起价为5.00元，当里程小于3km时，按起价计算收费；当里程大于3km时每公里按1.3元计费。等待累计时间超过2min,按每分钟1.5元计费。所以总费用按下式计算：总费用=起价费+里程3kmX里程单价+等候时间X等候单价2、能够实现显示功能：显示汽车行驶里程：用四位数字显示，显示方式为“XXXX”,单位为km。计程围为099km,计程分辨率为1km。显示等候时间：用两位数字显示分钟，显示方式为“XXo计时围为059min,计时分辨率为1min。显示总费用：用四位数字显示，显示方式为“XXX.X",单位为元。计价围为999.9元，计价分辨率为0.1元。三、时间进度

3、安排1周：（1）完成设计准备，确定实施方案；（2）完成电路文件的输入和编译；（3）完成功能仿真。2周：（1）完成文件至器件的下载，并进展硬件验证；（2）撰写设计说明书。四、主要参考文献（1）谭会生、瞿遂春，？EDA技术综合应用实例与分析？，电子科技大学，2004（2）昕燕、周凤臣等，？EDA技术实验与课程设计？，清华大学，2006指导教师签字:2015年6月15日出租车计费系统设计专业：电子信息科学与技术系指导教师：摘要：本次课程设计应用EDA技术来实现出租车计费系统的设计。EDA是电子设计自动化ElectronicDesignAutomation的缩写，EDA技术是以计算机为工具，设计者在E

4、DA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。本文采用的就是用VHDL语言设计的基于FPGA的出租车计费系统设计，FPGA是英文FieldProgrammableGateArray的缩写，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的根底上进一步开展的产物。它是作为专用集成电路ASIC领域中的一种半定制电路而出现的，既解决了定制电路的缺乏，又克制了原有可编程器件门电路数有限的缺点。出租车是人们在生活中和工作中不可缺少的交通工具，出租车行业的效

5、劳水平与电子信息的开展密切相关，乘客坐出租车必须要有一个合理的价格，因此，出租车上必须要有一个计价器，计价器的设计合格与否直接相关着乘客和司机的经济利益。关键词：VHDL语言；FPGA;仿真；出租车。TaxibillingsystemdesignProfessional:ElectronicInformationScienceandTechnologyAuthor:zhangzhenkInstructor:zhangleimingliuboAbstract:ThiscourseisdesignedtouseEDAtechnologytoachievedesigntaxibillingsyste

6、m.EDAisanelectronicdesignautomation(ElectronicDesignAutomation)abbreviation,EDAtechnologyisbasedonaputerasatooldesignerintheEDAsoftwareplatform,pletewithhardwaredescriptionlanguageHDLdesignfiles,thenautomaticallydonebyputerlogicpilation,simplification,segmentation,integration,optimization,placement,

7、routingandsimulationworkuntilaspecifictargetforthepileradapterchips,logicmappingandprogramdownloads.ThispaperistouseVHDLlanguagedesigntaxibillingsystembasedonFPGAdesign,FPGAistheEnglishField-ProgrammableGateArrayabbreviationofthefieldprogrammablegatearray,whichisinPAL,GAL,CPLDandotherprogrammabledev

8、icesBasedonthefurtherdevelopmentoftheproduct.Itisimplementedasapplicationspecificintegratedcircuit(ASIC)inthefieldofasemi-customcircuitandemerged,whichaddressesthelackofcustomcircuits,butalsooverethelimitednumberofgatesofprogrammabledevicesexistingshortings.Taxisarepeopleinthelifeandworkanindispensa

9、blemeansoftransport,theservicelevelofthetaxiindustryandthedevelopmentofelectronicinformationiscloselyrelatedtotaxipassengersmusthaveareasonableprice,andtherefore,theremustbeataxiameter,themeterisdesignedqualifiedornotdirectlyrelatedtotheeconomicinterestsofpassengersanddrivers.Keywords:VHDLlanguage;F

10、PGA;simulation;taxi.1任务解析31.1 里程计费31.2 等待计费31.3 显示功能42系统方案设计42.1 系统根本方案42.2 系统设计原理42.3 系统流程图53模块设计及仿真63.1 计量模块63.2 计时模块73.3 控制模块83.4 显示模块104系统顶层原理图及仿真114.1 系统顶层原理图114.2 系统顶层仿真115硬件3证125.1引脚锁定125.2验证结果136总结与心得157参考文献16附录一16计量模块VHDL源程序16附录二17计时模块VHDL源程序17附录三18控制模块VHDL源程序18附录四19计费模块VHDL源程序191任务解析1.1里程计

11、费设出租车的起价为5.00元，当里程小于3km时，按起价计算收费；当里程大于3km时每公里按1.3元计费。此模块可用VHD语言编写设计一个100进制计数器，每计一次数里程增加1KM。当计数器计数到4时，费用按每计一次数，费用加1.3元。否那么，费用按起价费算。1.2 等待计费等待累计时间超过2min,按每分钟1.5元计费。等待计费也可以用VHDL设计一个60进制计数器，每计一次数等待时间增加1min。当计数器计到3时，费用按每计一次数费用加1.5元，否那么费用不增加。1.3 显示功能 显示汽车行驶里程：用四位数字显示，显示方式为“XXXX”,单位为km。计程围为099km,计程分辨率为1km。

12、显示里程可用液晶显示，也可用用数码管显示，由于本次设计在GW48实验教学系统上验证，数码管直接用4位BCD码就可以显示，所以本次设计采用数码管来显示里程，计程围为099km,即用两个数码管就可以显示里程。 显示等候时间：用两位数字显示分钟，显示方式为“XXo计时围为059min,计时分辨率为1min。等待时间显示也用数码管来显示，由于是两位数字显示分钟，那么用两个数码管既可以来显示等待的时间。 显示总费用：用四位数字显示，显示方式为“XXX.X",单位为元。计价围为999.9元，计价分辨率为0.1元。四位数字的显示可以用4个数码管来显示，小数点可以用一个发光二极管来显示即可。2系统方

13、案设计2.1 系统根本方案根据题目要求第一节的任务解析，系统可划分为计量程模块，计时模块，控制模块，计费模块，显示模块。系统框图如图2-1-1所示。2.2系统设计原理根据设计的要求，系统的输入信号有：系统时钟信号CLK,计价开场信号START,等待信号STOP,里程脉冲信号FIN。系统的输出信号有：总的费用MON0MON3,行驶距离km数RUN0RUN1，等待时间minTIME0TIME3。系统的原件框图如图2-2-1所示。端口定义类型为：ENTITYjiliangISPORT(clk1:INSTD_LOGIC;-时钟信号fin:INSTD_LOGIC;-里程脉冲信号start:INSTD_L

14、OGIC;-计价开场信号-stop:INSTD_LOGIC;-等待时间信号run1,run0:OUTSTD_LOGIC_VECTOR(3DOWNTO0);timel,time。：OUTSTD_LOGIC_VECTOR(3DOWNTO0);mon3,mon2,monl,mon0:OUTSTD_LOGIC_VECTOR(3DOWNTO0);ENDjiliang;图2-2-1系统总的原件框图整个系统的控制为：系统有两个脉冲信号CLK和里程脉冲信号FIN,两个控制开关START和STOP。当出租车没有行驶时，没有里程脉冲信号FIN,计价开场信号START为低电平，等待信号STOP为低电平，系统停顿工作

15、；当有乘客上车并开场行驶时，里程脉冲信号FIN到来，即里程开场计数，这时计价开场信号START置为高电平，开场计里程价，等待信号STOP为低电平；如果乘客需要停车等待，那么没有了里程脉冲信号FIN,开关将等待信号STOP置为高电平，开场等待计时；当乘客等待完毕，开关将等待信号STOP置为低电平，里程脉冲信号FIN到来，里程继续开场计数；当乘客到目的地下车，计价开场信号START置为低电平，系统停顿工作。2.3 系统流程图有了流程图，才能更好的完本钱次的课程设计，本次的设计是从底层到顶层的设计过程，从底层白VVHDL程序代码到顶层的例化原理图设计。对系统的总体框图进展更全面，更小的模块来分化设计

16、便可得到设计的流程图。如图2-3-1所示为出租车价器的流程图。开场置起步价里程计价停车，等待乘客下车图2-3-1出租车计价器的流程图3模块设计及仿真3.1 计量模块1km。当行驶里程大计数从0重新开场计数。计量模块是在出租车在行驶的过程中对量程的计数，每计一次数即行驶了于3km,即计数大于3时，使能信号SIG0为高电平。当计数计到99时,计量模块原理图如图3-1-1所示。端口定义类型为:ENTITY川iangISPORT(start,fin,clkl:INSTD_LOGIC;sig0:OUTSTD_LOGIC;run1,run0:BUFFERSTD_LOGIC_VECTOR(3DOWNTO0)

17、;ENDjiliang;-.可修编-.图3-1-1计量模块原理图计量模块的仿真波形如图3-1-2所示。由图可以看出当START为低电平时，系统停顿工作，当START为高电平，里程脉冲信号FIN到来时，里程run开场计数，当run0大于9时，run0从0重新开场计数，run1加1,一直计到99时，重新从0开场计数，实现了100进制的计数器。当计数器计数大于3时，使能信号SIG0输出高电平当里程大于3km时每公里按1.3元计费。elkl Sn star, 以中B rwO0 rm)f £9Q 019 q?5 6240.0 1332D.I u.CO 0粕Of 力!n图3-1-2计量模块仿真波

18、形图3.2 计时模块1min。当等待时计时模块是当乘客中途有事需要等待时，对时间的计数，每计一次数即等待了间大于2min,即计数大于2时，使能信号SIG1为高电平。当计数计到59时，计数从0重新开场计数。计时模块原理图如图3-2-1所示。端口定义类型为:ENTITYjishiISPORT(start,STOP,clk2:INSTD_LOGIC;Sigi:OUTSTD_LOGIC;time1,time0:BUFFERSTD_LOGIC_VECTOR(3DOWNTO0);ENDjiliang;计时模块的仿真波形图如图3-2-2所示。由图可以看出当 START为低电平时，系统停顿工作,孝1用1噌8事

19、哂nj任出啕7中隙喻俎独如 闻户蛔出三呼叫叮眼"皿叫叫【3碰眸加刎知眸阳”地y代当START为高电平，STOP为低电平时，系统不计时，当STOP变为高电平，当CLK2脉冲到来时，系统开场进入等待计时，当time。大于9时，time。重新开场计时，timei加1,一直计到59,重新从0开场计数。当等待时间计时大于2时，使能信号SIG1输出高电平。川nmnnnn口口皿口兀wirinn口口皿口皿皿口皿皿nnnnnnimMn而叉E雷工工固工案:交DE，国工工，工鼠色纪工工;巴两纪:R皿fmY团上团mi图3-2-2计时模块仿真波形图3.3 控制模块控制模块主要通过计量模块的使能输出信号SIG0

20、和计时模块的使能输出信号SIG1来控制费用的计算，当SIG0为高电平时，即里程大于3km时，每公里按1.3元计费，当里程小于3km时，按起价计算收费，出租车的起价为5.00元。当SIG1为高电平时，即等待累计时间超过2min时，按每分钟1.5元计费，当等待时间没有超过2min,费用不增力口。所以总费用按下式计算：总费用=起价费+里程3kmx里程单价+等候时间x等候单价控制模块原理图如图3-3-1所示。端口定义类型为：PORT(start:INSTD_LOGIC;sig1,sig0:INSTD_LOGIC;run1,run0,time1,time0:INSTD_LOGIC_VECTOR(3DOW

21、NTO0);cost:OUTINTEGERRANGE0TO999);ENDctl;s:artcosl13.Csg1run1301run03.00Lme0|3.3；：cosi110I"raiBBwbi；ctl一start一.:.牌。二,rurd口讥一.run03.J0.tinne1|3.JJ.Kuti叫3.一1.一X：mstl2.7-yX-图3-3-1控制模块原理图控制模块的输入信号来自计量模块与计时模块的输出信号，所以单独仿真很复杂，要与计量模块和计时模块连在一起来做仿真。如图3-3-2所示为计量模块，计时模块及控制模块的原理图。计量EUrrtart一fhcklnjid|3.O：；辛

22、，2中.,贝stzrEjvweiif I j M5 s ri(XrECL 1 i. U|sgQri n 中 Ai1LT J.|J.叫 ,一用七 AirLrJJ. JJrv'i mN! 1_A-irstS:江山丁三二。二：，-,5Dp brr-eri. . dK2图3-3-2计量模块，计时模块及控制模块原理图模块的输入信号START,FIN,CLK1是系统的输入信号，输出信号SIG0,RUN1,RUN0作为控制模块的输入信号；计时模块的输入信号START,STOP,CLK2是系统的输入信号，输出信号SIG1,TIME1,TIME0作为控制模块的输输入信号，START也作为控制模块的输入信

23、号，COST为控制模块的输出信号。端口定义类型为:PORT(clk:INSTD_LOGIC;fin:INSTD_LOGIC;start,STOP:INSTD_LOGIC;cost:OUTINTEGERRANGE0TO999);计量模块，计时模块及控制模块的波形仿真图如图3-3-3所示。由仿真图可以看出当START为电平，FIN里程脉冲信号到来时，此时STOP为低电平，里程开场由0计数，当大于3kn时，使能信号SIG0变为高电平，费用按每行驶1km,费用增加1.3元。当STOP为高电平时，开场进入等待计数，当等待时间大于2min时，费用按每等待1min,费用增加1.5元。由于计费模块已在控制模块

24、中实现，所以下面不在单独讨论计费模块。3.4 显示模块显示模块主要显示汽车行驶里程，等待时间，总的费用。行驶里程用四位数字显示，显示方式为"XXXX”,单位为km。计程围为099km,计程分辨率为1km。里程用run1和run0输出，由于在系统中run和run0的类型为STD_LOGIC_VECTOR(3DOWNTO0)类型，所以直接用数码管输出。等待时间用两位数字显示分钟，显示方式为“XXo计时围为059min,计时分辨率为1min。等待时间用time1和time。输出,time1和time。的类型为STD_LOGIC_VECTOR(3DOWNTO0)类型，所以直接用数码管输出。总

25、的费用用四位数字显示，显示方式为“XXX.X",单位为元。计价围为999.9元，计价分辨率为0.1元。在控制模块中输出的费用为十进制数，不能直接用数码管输出，对十进制输出可以有两种方法，如下进展讨论。方案一：把每一个十进制数用8位BCD码表示，然后用数码管输出。由于此次统统需要的计价围为999.9元，因此需要对9999个数进展BCD的编码，数量比拟大，程序代码较长，所以不易采用。方案二：本次系统需要显示的最大围是0到9999,总共四位数，可以把每一位数字先求出来，在把每位数转化为4位二进制，就可以用数码管直接输出，此方法简单，代码较短。每位数求法如下所示。其中Ch0为个位数，chi为

26、十位数，ch2为百位数，ch3位千位数。在个位与十位之间加一个发光二极管，那么可以实现小数点。ch0<=costrem10;ch1<=cost/10;ch2<=0;ch3<=0;-两位数求个位，十位的算法ch0<=(costrem100)rem10;ch1<=(costrem100)/10;ch2<=cost/100;ch3<=0;-三位数求个位，十位，百位的算法ch0<=(costrem1000)rem100)rem10;ch1<=(costrem1000)rem100)/10;ch2<=(costrem1000)/100;c

27、h3<=cost/1000;-四位数求个位，十位，百位，千位的算法十进制数转化为4位二进制数的程序如下所示。mon0<=conv_std_logic_vector(ch0,4);-个位数转化为4位二进制数mon1<=conv_std_logic_vector(ch1,4);-十位数转化为4位二进制数mon2<=conv_std_logic_vector(ch2,4);-百位数转化为4位二进制数mon3<=conv_std_logic_vector(ch3,4);-千位数转化为4位二进制数4系统顶层原理图及仿真4.1 系统顶层原理图根据题目要求，该系统的原理图有计量

28、程模块，计时模块，控制模块，计费模块，显示模块组成。计费模块在控制模块中实现。系统有四个输入端口，两个脉冲信号和两个开关；八个输出端口,八个输出信号用八个数码管显示结果，两个数码管显示里程，两个数码管显示等待时间，四个数码管显示总的费用。系统顶层原理图如图4-1-1所示。图4-1-1系统的顶层原理图4.2 系统顶层仿真如图4-2-2所示为系统顶层仿真波形图。由波形图可以看出，当START为低电平时，系统停顿工作；当START为高电平，FIN里程脉冲到来时，里程runrun1为高四位，run0为低四位开场计数，当大于3km时，每行驶1km,费用monmon3为千位，mon2为百位，mon1为十位

29、，mon为个位增加1.3元，起价费为5.0元；当STOP为高电平时，time进入等待计时，当大于2min时，每等待1min,费用mon增加1.5元，不超过2min,费用mon不增加。图4-2-2系统顶层仿真波形图5硬件验证5.1 引脚锁定引脚锁定需要与目标芯片型号及具体的硬件开发环境相结合。本次设计所使用的试验箱在EDA实验系统GW48-PK2上完成。芯片选用“cyclone"系列的"EP1C6Q240C8"。本设计选择模式0,按键3和按键4分别作为START和STOP的输入按钮，按键5可作为里程FIN脉冲信号，CLOCK0作为clk的时钟信号，八个数码管作为里程

30、、等待时间、总费用的的输出显示。在确定了设计电路的输入/输出与目标芯片引脚的关系后，即可进展引脚确实定。引脚锁定如图5-1-1所示。TojRiSSWJ 1 ij*'akjEEnabledEdkLocdtonPIN二3¥es>friLocationPIN_237<SFmwiOlO"LocationPIN_137佗MLocatonPIN36fesBeoh 口口LocationPIN_139resmonClI 三LocationP1N_1-KJVesVesLocationPIN141il;LocationPIN_15SMesLocationPIN国Ves田 E

31、onllHLocationPIN_160<>mon2l0jLocationPIN_161iJesLocafconPIN_162VesBrnonn 工LocatiQnPIN市化sLosbonPIN_1S4YesLocationPIN品¥esrnonJl 1：LocaftonPIN ISfi 怛s<>rri&ri321LocationPiri_i67VesLocationPIN 1&3YesToAssign. -t/alueEnableid,_>-runO0Lccat&rtPINJlYesruhC 国Lccat>QnPIN_41

32、YesOruM 胃LccatiarrPIN_173VeslrmO 国LQstqrvPIN_152YesQnjnl 叨LocationPIN_13JYest>runllLocationPIN_134YesM L2LocabonP1N_135VesLccationPIN其YesUpstartLcutianPIN_235Ves二三十匚口LocatioriiPIN_2MYes<3meQQlAWtipnPIN_13Y«5fc>tme011LocationPIN_14YesfiXtnieOpLoGationPIN_15YesCXtirneOfSjLocatonPIN_16Ves

33、LccatianPIN_17YesO1七 EE 1 口：LaDcabon；pm_isVes目time 1国6*FTFTN9t>tme 13LcutionPIN_2OYes图5-1-1系统的引脚锁定5.2 验证结果完成管脚锁定后，对设计文件进展重新编译，产生设计电路的下载文件.Sof。在GW48实验教学系统上下载.sof文件验证结果。在所有按键都没有按下时，系统停顿工作，费用显示起价费5.00元。当START为高电平，FIN也为高电平时，里程开场计数，当没有超过3km时，显示起价费5.00元。当大于3km时，每行驶1km,费用增加1.3元，当按下STOP时，并且没有FIN时，开场等待计时，

34、当大于2min时，每等待1min,费用增加1.5元。如图5-2-1所示为系统停顿工作时的验证结果，图5-2-2为里程小于3km时的验证结果，图5-2-3为里程大于3km时的验证结果，图5-2-4为等待时的验证结果。总费用=起价费+里程3kmX里程单价+等候时间X等候单价图5-2-1系统停顿工作时的验证结果通/EDA实验开发系统主板 ：GW4B 且旧旧旧旧怕下一图5-2-2里程小于3km时的验证结果图5-2-3里程大于3km时的验证结果图5-2-4等待时的验证结果6总结与心得本以为这次的课程设计三周的时间很长，没想到在做的过程中才发现并不简单，因为在做的前期遇到了很多的困难，比方模块的选择，功能

35、的实现，当确定一个模块之后，在写程序的时候会有很多的想法来实现功能，但是验证结果并不能满足要求，需要的反复的来调试验证。这次的课程设计是课程名称是EDA综合设计，题目是出租车计费系统设计，所以要用上学期学的FPGA的知识来设计本次课程设计，也就是用VHDL语言在Quartus工具上来编写程序来实现课程设计的功能。出租车的计费系统设计，要能够显示所行驶的里程，等待的时间和总的费用，行驶的里程和等待的时间比拟容易实现，用VHDL写两个计数器即可实现，但是，总的费用不好实现，因为当里程大于3km时，才按每行驶1km,费用增加1.3元，当等待时间超过2min时，每等待1min,费用增加1.5元，我在做

36、的过程中，总的费用的计算，这个模块所用的周期最长，有时候实现了里程的计费，但是，等待时间的时间不能够正确的计算，实现了等待时间的费用的功能，里程的费用又会出现偏差。所以在这一模块的调试用了很长的时间，不过，最终还是通过查阅资料，通过教师的指导和同学的帮助，所有功能都可以很好的实现。通过这次的课程设计，我发现自己对EDA掌握还有很大的欠缺，对VHDL的语法不熟练，想一些对一个数的取余及取模，在未做课设之前都不知道如何用。不过，通过这次的课程设计，我已经学会了关于FPGA更多的知识，了解到VHDL语言和C语言还是有很大的区别的，知道了FPGA有很多的优点。通过设计使自己懂得了理论知识是要和实际结合

37、使用才能感觉到理论知识的价值，没有实际的操作，没理论的知识的时候感觉学了没啥大的用处，但是当与实际结合的时候，才发现没有理论知识时无法完成一项设计的，所以不管是不是理论知识对我们有没有用，学了总归是对我们有好处的。综合运用EDA技术，加强了独立完成一个课题的设计，通过运用所学的知识，解决实际问题的能力；结合理论知识，稳固了阅读参考资料、文献、手册的能力；进一步熟悉EDA技术的开发流程，掌握文件编辑、编译、仿真、下载验证等环节的实现方法和应用的技巧。最后还要感我们的教师和教师，教师循循善诱的教诲和不拘一格的思路的给予我无尽的启迪。他门渊博的知识，耐心的指导，以及务实的研究态度，使我深受感动，并且

38、顺利的完成了本次的课程设计。同时还要感帮助过我的同学，你们队对我的帮助和支持。7参考文献1松黄继业附录一计量模块VHDL源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_arith.ALL;USEIEEE.STD_LOGIC_unsigned.ALL;ENTITYjiliangISPORT(start:INSTD_LOGIC;fin:INSTD_LOGIC;clk1:INSTD_LOGIC;sig0:OUTSTD_LOGIC;run1,run0:OUTSTD_LOGIC_VECTOR(3DOWNTO0);ENDjiliang

39、;ARCHITECTUREONEOFjiliangISSIGNAL门，r0:STD_LOGIC_VECTOR(3DOWNTO0)BEGINPRCESS(clkl)BENGINIFclkl'eventANGclk1='1'THENIFstart='0'THEN当start为低电平时，停顿工作sig0<='0'r1<="0000"r0<="0000"ELSIFfin='1'THEN-当stop为低电平时，fin脉冲到来时，km0,km1进展计数IFr0="10

40、01"THENr0<="0000"IFr1="1001"THENr1<="0000”;计程围为099kmELSEr1<=r1+1;ENDIF;ELSEr0<=r0+1;ENDIF;IFr1&r0>"00000010"THENsig0<='1'当里程大于3km时，en0<='1'ELSEsig0<='0'ENDIF;ELSEsig0<='0'ENDIF;ENDIF;run1<=r1;ru

41、n0<=r0;ENDPROCESS;ENDONE;附录二计时模块VHDL源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_arith.ALL;USEIEEE.STD_LOGIC_unsigned.ALL;ENTITYjishiISPORT(start:INSTD_LOGIC;Stop:INSTD_LOGIC;clk2:INSTD_LOGIC;sig1:OUTSTD_LOGIC;time1,time0:OUTSTD_LOGIC_VECTOR(3DOWNTO0);ENDjishi;ARCHITECTUREONEOFjish

42、iISSIGNALt1,t0:STD_LOGIC_VECTOR(3DOWNTO0)BEGINPRCESS(clk2)BENGINIFclk2'eventANDclk2='1'THENIFstart='0'TEEN当start为低电平时，停顿工作sig1<='0't1<="0000"t0<="0000"ELSEstop='1'THEN当start为高电平，开场计数，当stop为高电平时，进入等待计时IFt0="1001"THENt0<=&qu

43、ot;0000"IFt1="0101"THENt1<="0000"ELSEt1<=t1+1;ENDIF;ELSEt0<=t0+1;ENDIF;IFt1&t0>"00000001"THENsig1<='1'一等待累计时间超过2min,en1<='1'ELSEsig1<='0'ENDIF;ELSEsig1<='0'ENDIF;ENDIF;time1<=t1;time0<=t0;ENDPROCESS;

44、END;附录三控制模块VHDL源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_arith.ALL;USEIEEE.STD_LOGIC_unsigned.ALL;ENTITYctlISPORT(start:INSTD_LOGIC;sig1:INSTD_LOGIC;sig0:INSTD_LOGIC;run1,run0:INSTD_LOGIC_VECTOR(3DOWNTO0);time1,time0:INSTD_LOGIC_VECTOR(3DOWNTO0);cost:OUTTNTEGERRANGE0TO9999);ENDctl;

45、ARCHITECTUREONEOFctlISSIGNALa1:TNTEGERRANGE0TO9999;SIGNALa2:TNTEGERRANGE0TO9999;SIGNALb1:TNTEGERRANGE0TO9999;SIGNALb2:TNTEGERRANGE0TO9999;SIGNALfee3,fee2,fee1,fee0:TNTEGERRANGE0TO9999;BEGINPROCESS(start,sig1,sig0,run1,run0,time1,time0)BEGINIFstart='0'THENfee3<=0;fee2<=0;fee1<=0;fee0

46、<=0;-start为低电平，停顿工作ELSEIFsig0='1'THENIFrun1="0000"THENa1<=13*(convJnteger(run0)-3);a2<=13*CONV_INTEGER(run1)*10;fee0<=a1+a2+50;ELSEa1<=13*convJnteger(run0);a2<=13*CONV_INTEGER(run1)*10;fee1<=a1+a2-39+50;ENDIF;ENDIF;IFsig1='1'thenIFtime1="0000"

47、THENb1<=15*(conv_integer(time0)-2);b2<=15*CONV_INTEGER(time1)*10;fee2<=b1+b2;ELSEb1<=15*conv_integer(time0);b2<=15*CONV_INTEGER(time1)*10;fee3<=b1+b2-30;ENDIF;ENDIF;IF(run1="0000"andtime1="0000")thencost<=fee0+fee2;ENDIF;IF(run1>"0000"andtime1=&q

48、uot;0000")thencost<=fee1+fee2;ENDIF;IF(run1="0000"andtime1>"0000")thencost<=fee0+fee3;ENDIF;IF(run1>"0000"andtime1>"0000")thencost<=fee1+fee3;ENDIF;ENDIF;ENDPROCESS;ENDONE;附录四计费模块VHDL源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_arith.ALL;USEIEEE.STD_LOGIC_unsigned.ALL;ENTITYctlISPORT(cost:INTNTEGERRANGE0TO9999;mon0