七段数码管设计电路

1、EDA基础及应用实验项目报告项目题目: 七段数码管显示电路设计 姓 名： 胡小琴 院 系：电子信息工程学院 专 业：电子信息工程（对口高职）学 号： 201315294127 指导教师： 徐正坤 综合成绩： 完成时间: 2015年 5月 22日1、 项目实验内容摘要 1、设计一个共阴7段数码管控制接口，要求：在时钟信号的控制下，使8位数码管动态刷新显示09。 2、设计一个基本功能十进制计数器，实现十进制计数器输出的动态显示。2、 项目实验源代码程序1LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;

2、ENTITY countbasic IS PORT(CLK:IN STD_LOGIC; DOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC); END countbasic ; ARCHITECTURE behav OF countbasic IS BEGIN PROCESS(CLK) VARIABLE Q:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF CLK'EVENT AND CLK='1' THEN IF Q<9 THEN Q:=Q+1; ELSE Q:=(OTH

3、ERS=>'0'); END IF; END IF; IF Q="1001" THEN COUT<='1' ELSE COUT<='0' END IF;DOUT<=Q; END PROCESS; END behav;程序2ENTITY countbasic_vhd_tst ISEND countbasic_vhd_tst;ARCHITECTURE countbasic_arch OF countbasic_vhd_tst IS- constants - signals SIGNAL CLK : STD_

4、LOGIC;SIGNAL COUT : STD_LOGIC;SIGNAL DOUT : STD_LOGIC_VECTOR(3 DOWNTO 0);constant clk_cycle : time := 100 ns;COMPONENT countbasicPORT (CLK : IN STD_LOGIC;COUT : OUT STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COMPONENT;BEGINi1 : countbasicPORT MAP (- list connections between master ports a

5、nd signalsCLK => CLK,COUT => COUT,DOUT => DOUT);processbeginclk <= '1'wait for clk_cycle;clk <= '0'wait for clk_cycle;end process; END countbasic_arch;程序3LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY Seg7_D

6、sp isPORT( CP: IN STD_LOGIC;- CLOCK SEGOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);- SEG7 Display O/P SELOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);- Select SEG7 O/P NUMOUT: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);- Number Display Signal OUT NUM : IN STD_LOGIC_VECTOR( 3 DOWNTO 0);- Number Display Signal IN M: OUT STD

7、_LOGIC_VECTOR(3 DOWNTO 0);END Seg7_Dsp;ARCHITECTURE a OF Seg7_Dsp ISSIGNAL SEG: STD_LOGIC_VECTOR( 7 DOWNTO 0);- SEG7 Display SignalSIGNAL SEL: STD_LOGIC_VECTOR( 7 DOWNTO 0);- Select SEG7 SignalBEGINConnection : BlockBeginM <= "0010"SELOUT <= SEL;- Seg7 Disp Selection SEGOUT(7 DOWNTO

8、0) <= SEG;- Seven Segment DisplayNUMOUT <= NUM;End Block Connection;Free_Counter : Block- 计数器 - 产生扫描信号 Signal Q: STD_LOGIC_VECTOR(24 DOWNTO 0);SignalS : STD_LOGIC_VECTOR(2 DOWNTO 0);BeginPROCESS (CP)- 计数器计数 BeginIF CP'Event AND CP='1' thenQ <= Q+1;END IF;END PROCESS;S <= Q(15

9、 DOWNTO 13);-about 300 Hz-扫描信号 SEL <= "11111110" WHEN S=0 ELSE"11111101" WHEN S=1 ELSE"11111011" WHEN S=2 ELSE"11110111" WHEN S=3 ELSE"11101111" WHEN S=4 ELSE"11011111" WHEN S=5 ELSE"10111111" WHEN S=6 ELSE"01111111"

10、WHEN S=7 ELSE"11111111"End Block Free_Counter;SEVEN_SEGMENT : Block- Binary Code -> Segment 7 CodeBegin -SEG <= "00111111"WHEN NUM = 0 ELSE"00000110"WHEN NUM = 1 ELSE"01011011"WHEN NUM = 2 ELSE"01001111"WHEN NUM = 3 ELSE"01100110"WHEN

11、 NUM = 4 ELSE"01101101"WHEN NUM = 5 ELSE"01111101"WHEN NUM = 6 ELSE"00000111"WHEN NUM = 7 ELSE"01111111"WHEN NUM = 8 ELSE"01101111"WHEN NUM = 9 ELSE"01110111"WHEN NUM = 10 ELSE"01111100"WHEN NUM = 11 ELSE"00111001"WHEN N

12、UM = 12 ELSE"01011110"WHEN NUM = 13 ELSE"01111001"WHEN NUM = 14 ELSE"01110001"WHEN NUM = 15 ELSE "00000000"End Block SEVEN_SEGMENT;END a;3、 项目实验工具软件项目试验工具：EL-SOPC400试验箱、主芯片：EP4CE22F17C8、计算机与QUARTUS软件4、 实验步骤1、 建立项目文件以及VHDL文件同前几个实验一样2、 将前两个程序按照一点的步骤设置然后进行仿真3、 将三

13、个实验添加到项目中来并设置为顶层文件4、 建立顶层图，选择“FileNewBlock Diorgram Schematic File”按OK就可以建立一个顶层图，我们在把他进行保存，名字为默认的文件名，并将“Add file to current project”选项选中，让他加入到工程中去。5、 添加逻辑元件，双击顶层图图纸的空白处，在Libraries里寻找所需要的逻辑元件进行添加，另外可以在“Name”中输入“input”和“output”进行添加，在根据系统电路图进行连线6、分配管脚（同前几个实验一样进行管脚的分配）然后在进行全局编译。7、下载（同前几个式样相同的方式）8、实验的连线CP对应IO3, CLK对应IO5 SEGOUT、SELOUT分别对应数据总线的低8位与高8位 NUMOUT对应IO9-IO12 COUT对应IO13用导线连接IO3与CLK1,IO5连接ADJ_CLK，调整拨码开关SW17-SW20（如何调节见附录），使输出频率为1Hz；用导线将IO9-IO12连到L1-L4。IO13连接L5。5、 项目试验结果时序仿真波形图功能方正波形电路板连线图6、 实验项目的分