山东大学电子设计自动化试卷5

1、山东大学电子设计自动化试卷一、 选择题：（20分）1 下列是EDA技术应用时涉及的步骤：A. 原理图/HDL文本输入; B. 适配; C. 时序仿真; D. 编程下载; E. 硬件测试; F. 综合请选择合适的项构成基于EDA软件的FPGA / CPLD设计流程：A _ _ _ _ E2 PLD的可编程主要基于A. LUT结构 或者 B. 乘积项结构：请指出下列两种可编程逻辑基于的可编程结构：FPGA 基于 _CPLD 基于 _3 在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。对于A. FPGA B. CPLD 两类器件：一位热码 状态机编码方式 适合于 _ 器件；顺

2、序编码 状态机编码方式 适合于 _ 器件；4 下列优化方法中那两种是速度优化方法：_、_A. 资源共享 B. 流水线 C. 串行化 D. 关键路径优化单项选择题： 5 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_是错误的。A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。 D. 综合是纯软件的转换过程

3、，与器件硬件结构无关； 6 不完整的IF语句，其综合结果可实现_。A. 时序电路B. 双向控制电路C. 条件相或的逻辑电路D. 三态控制电路7 在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。A. idata = 00001111;B. idata = b0000_1111;C. idata = XAB;D. idata int_reg int_reg int_reg int_reg int_reg int_reg NULL;END CASE; ;END PROCESS; ; -connect internal regist

4、er to dataout portEND bhv;四、VHDL程序改错：（10分）仔细阅读下列程序，回答问题01LIBRARY IEEE ;02USE IEEE.STD_LOGIC_1164.ALL ;03USE IEEE.STD_LOGIC_UNSIGNED.ALL;04ENTITY LED7CNT IS05PORT ( CLR: IN STD_LOGIC;06CLK : IN STD_LOGIC;07LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ;08END LED7CNT; 09ARCHITECTURE one OF LED7CNT IS10SI

5、GNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);11BEGIN 12CNT:PROCESS(CLR,CLK)13BEGIN 14IF CLR = 1 THEN15TMP = 0;16ELSE IF CLKEVENT AND CLK = 1 THEN17TMP LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S 0);35END CASE ;36END PROCESS ;37END one; 1. 在程序中存在两处错误，试指出，并说明理由：提示：在MAX+PlusII 10.2上编译时

6、报出的第一条错误为： Error:Line 15: File */led7cnt.vhd: Type error: type in waveform element must be “std_logic_vector”Error +: Type isError +: Integer literal: any integer type2. 修改相应行的程序：错误1行号： 程序改为：错误2行号： 程序改为：第2页 共5页五、阅读下列VHDL程序，画出相应信号的波形并分析clk_out的功能：（10分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY t

7、hree ISPORT(clk_in: INSTD_LOGIC;clk_out : OUTSTD_LOGIC );END;ARCHITECTURE bhv OF three ISSIGNAL temp1,temp2 : STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINP1:PROCESS(clk_in)BEGINIF rising_edge(clk_in) THENCASE temp1 ISWHEN 00 = temp1 temp1 temp1 temp1 temp2 temp2 temp2 temp2 = 00;END CASE;END IF;END PROCESS P2

8、;clk_out = temp1(1) or temp2(1);END bhv;六、写VHDL程序：（20分）1设计一个参数可定制带计数使能异步复位的递增计数器：参数 n 位宽为n位输入端口： data 并行置数端，位宽为n位load装载信号 en 计数使能信号clk 时钟信号 rst 异步复位信号输出端口： qout计数器输出端，位宽为n位- N-bit Up Counter with Load, Count Enable, and- Asynchronous Reset2. 看下面原理图，写出相应VHDL描述第3页 共5页七、综合题（20分）用VHDL设计两层升降平台控制器图a是一个两层的

9、升降平台示意图，一层和二层各有一个按钮用来呼叫升降机。图a 两层升降平台示意图对应图a的升降平台控制器，拟用VHDL语言设计一个电路模拟其控制逻辑，图b为该VHDL电路的设计模块图。图b 两层升降平台控制器设计模块图图b中Elev2模块的实体说明如下：library ieee;use ieee.std_logic_1164.all;entity elev2 isport (clk, rst: in std_logic;- 时钟、复位信号call: in std_logic_vector(2 downto 1);- 呼叫信号arr: in std_logic_vector(2 downto 1)

10、;- 到达信号door: out std_logic;- 门控信号，低电平开门up: out std_logic;- 上升信号down: out std_logic);- 下降信号end elev2;其中，call的高位和低位分别对应第二层和第一层的呼叫信号；arr的高位和低位分别对应第二层和第一层的到达停靠信号；up和down信号用来控制升降平台上下移动，当升降平台停靠在第一层，up和down同时为0，当平台停靠在第二层，up和down同时为1。升降平台的状态迁移图如图c所示，共六个状态分别表示一楼关门、开门、向上、二楼开门、关门、向下，默认状态CL1表示一楼关门。图c 升降平台状态迁移图为

11、实现该状态机，现将升降平台的六个状态声明为六个位宽为3的常量，各个状态的输出可直接根据状态量的值得到。其中，door门控信号对应状态量的最高位，up信号对应状态量的中间位，down信号对应状态量的最低位。constant CL1 : std_logic_vector(2 downto 0) := 000;- 一楼关门constant OP1 : std_logic_vector(2 downto 0) := 100;- 一楼开门constant UP1 : std_logic_vector(2 downto 0) := 010;- 一楼上升constant DN2 : std_logic_ve

12、ctor(2 downto 0) := 001;- 二楼下降constant CL2 : std_logic_vector(2 downto 0) := 011;- 二楼关门constant OP2 : std_logic_vector(2 downto 0) := 111;- 二楼开门问题1，请完成该状态图，给图c中的5个状态st1st5填入对应的状态量，同时完成图中的状态跳转条件：ST1 _； ST2 _； ST3 _； ST4 _； ST5 _；_ A = _B = _C = _D = _E = _F = _G = _第4页 共5页问题2，简要阐述Moor型状态机和Mealy型状态机的区别，你认为本题中的升降平台状态机是什么类型？问题3，请完成升降平台控制器elev2的VHDL设计（实体部分已给出，可不写）问题4，升降平台的开门和关门操作需要一定的时间，为配合控制器的动作，可以添加一个