实验六 用中规模组合逻辑器件设计组合逻辑电路

1、实验六 用中规模组合逻辑器件设计组合逻辑电路一、实验目的1学习中规模集成数据选择器的逻辑功能和使用方法。2学习使用中规模集成芯片实现多功能组合逻辑电路的方法。二、设计任务用数据选择器74LS151或3/8线译码器设计一个多功能组合逻辑电路。该电路具有两个控制端C1C0，控制着电路的功能，当C1C000时，电路实现对输入的两个信号的或的功能；当C1C001时，电路实现对输入的两个信号的与的功能；当C1C010时，电路实现对输入的两个信号的异或的功能；当C1C011时，电路实现对输入的两个信号的同或的功能。三、设计过程（1）根据题意列出真值表如下所示，再填入卡诺图中。C10011C00101A00

2、11001100110011 B0101010101010101Y0111000101101001（2）、建立Y（C1、C0、A、B）的卡诺图及降维图，如图所示。ABC1C000011110000111010 0 10 1110 10 1001 01 AC1C00100B0110102B3116B710B45F函数降维图（图中变量C1C0A换成C1C0B结果不变）（3）、减少Y函数的输入变量，将4变量减为3变量，通过降维来实现。如上图所示。这时，数据选择器的输入端D0 D7分别为：D0=B, D1=1, D2 =0, D3 =B, D4 =B, D5 =, D6 =, D7 =B（4）、F函数

3、逻辑图如下图所示四、实验用仪器、仪表数字电路实验箱、万用表、74LS151、74LS00。五、实验步骤1 检查导线及器件好坏。2 按上图连接电路。C1、C0、A、B分别接逻辑开关，检查无误后接通电源。3 按真值表逐项进行测试并检查是否正确，如有故障设法排除。4 结果无误后记录数据后拆线并整理实验设备。实验数据如下：C10011C00101A0011001100110011 B0101010101010101Y0111000101101001实验证明，实验数据与设计值完全一致。设计正确。六、设计和实验过程的收获与体会。1、设计过程的收获与体会：设计前要将真值表列出。用低维数据选择器实现高维逻辑函

4、数时，首先要降维，将多出的变量作为记图变量。当需要降维处理时，将谁作为记图变量是任意的，但结果是不同的。因此要进行降维时，要确定哪几个变量作为数据选择器的地址输入变量。可用Electronics Workbench进行仿真。以验证设计正确与否。2、实验过程的收获与体会：74LS151的第七脚必须接低电平； 出现故障时，首先检查地址输入端的电平，看其状态是否与相接的逻辑电平开关相同。如不相符，则可能存在断路现象。如相同，则检查其输出是否与相应数据端输入相同，如相同，可能存在设计错误，如不同，则可能器件已损坏。实验逻辑电路图最好把集成块的引脚标上，以便接线和检查。1、 用数据选择器74LS151或

5、3/8线译码器设计一个多功能组合逻辑电路。该电路具有两个控制端C1C0，控制着电路的功能，当C1C000时，电路实现对输入的两个信号的或的功能；当C1C001时，电路实现对输入的两个信号的与的功能；当C1C010时，电路实现对输入的两个信号的异或的功能；当C1C011时，电路实现对输入的两个信号的同或的功能。设A2=C1 A1=C0 A0=A用138器件：Y= (A+B)+C0 (AB)+C1(AB)+C1C0 (AB)设D=C1 C=C0 B=A A=A(C1=(1)=(1) =S1 (2)（实验用74LS138一块、74LS20一块、74LS00一块）2、 用38译码器74LS138设计一

6、个三位二进制码与循环码的可逆转换电路。K为控制变量。（1）根据题意列出真值表如下所示：K输入输出A2A1A0Q2Q1Q000000000010010100110110101001101011111101011111001000000001001011010010011110100111101101110100111（实验用74LS138一块、74LS20二块、74LS00一块共四块）或（实验用74LS138一块、74LS20一块、74LS00二块共四块）3、 用38译码器74LS138设计一个二进制全加/全减两用电路。K为控制变量。（1）根据题意列出真值表如下所示：KABCn-1SnCn000

7、0000011001010011011001010101110011111110000000111010110110110010101001100011111Sn(m1+m 2+m 4+m 7)+K(m1+m 2+m 4+m 7) =m1+m 2+m 4+m 7=Cn(m3+m 5+m6+m 7)+ K(m1+m 2+m3+m 7)(m3+m 7)+(m 5+m6)+K(m1+m 2)(m3+m 7)+K=（实验用74LS138一块、74LS20一块、74LS00二块共四块）实验七 设计一个四位可逆二进制计数器一、实验目的掌握中规模集成计数器的使用方法及功能测试方法。二、实验内容及要求用D触发

8、器设计一个异步四位二进制可逆计数器。三、设计过程（1）根据题意列出加计数状态表和驱动表，如下表所示。序号现态次态驱动信号Qn3Qn2Qn1Qn0Qn+13Q n+12Q n+11Q n+10D3CP3D2CP2D1CP1D0CP0100000001×0×0×011200010010×0×01101300100011×0×0×011400110100×0110101501000101×0×0×011601010110×0×01101701100111

9、5;0×0×01180111100011010101910001001×0×0×0111010011010×0×011011110101011×0×0×0111210111100×01101011311001101×0×0×0111411011110×0×011011511101111×0×0×011161111000001010101（2）用卡诺图化简，如下图所示。求得各位触器的驱动信号的表达式Q1 Q0

10、Q3 Q20001111000××××01××1×11××0×10××××Q1 Q0Q3 Q20001111000××1×01××0×11××0×10××1×Q1 Q0Q3 Q20001111000×10×01×10×11×10×10×10×Q1 Q0Q3 Q

11、200011110001001011001111001101001（2）用卡诺图化简，如下图所示。求得各位触器的时钟方程的表达式Q1 Q0Q3 Q20001111000××××01××1×11××0×10××××Q1 Q0Q3 Q20001111000××1×01××0×11××0×10××1×Q1 Q0Q3 Q20001111000&#

12、215;10×01×10×11×10×10×10×（3）根据题意列出减计数状态表和驱动表，如下表所示。序号现态次态驱动信号Qn3Qn2Qn1Qn0Qn+13Q n+12Q n+11Q n+10D3CP3D2CP2D1CP1D0CP010000111111111111200011110×0×0×001300101101×0×00111400111100×0×0×001501001011×0011111601011010×0

13、15;0×001701101001×0×0×111801111000×0×0×001910000111011111111010010110×0×0×0011110100101×0×001111210110100×0×0×0011311000011×00111111411010010×0×0×0011511100001×0×001111611110000×0×0

14、5;001（2）用卡诺图化简，如下图所示。求得各位触器的驱动信号的表达式Q1 Q0Q3 Q200011110001×××01××××11××××100×××Q1 Q0Q3 Q20001111000××××01××××11××××10××××Q1 Q0Q3 Q20001111000×

15、5;××01××××11××××10××××Q1 Q0Q3 Q200011110001001011001111001101001（2）用卡诺图化简，如下图所示。求得各位触器的时钟方程的表达式Q1 Q0Q3 Q20001111000××××01××1×11××0×10××××Q1 Q0Q3 Q20001111000

16、15;×1×01××0×11××0×10××1×Q1 Q0Q3 Q20001111000×10×01×10×11×10×10×10×由上分析可知：加减计数只在于时钟CP的不同，若要使一个电路能够可逆计数，增设一控制开关，就可实现。设K1时为加计数，设K0时为减计数，加法：CPn减法：CPn则有：CPn(或如 K=0时为加法：CPnK=1时为减法：CPn则有：CPn=）四、可逆计数器逻辑图如下：四、实验用仪器

17、、仪表数字电路实验箱、万用表、74LS74、CC4030五、实验步骤六、实验数据K=0K=1CPQ3Q2Q1Q0Q3Q2Q1Q00000000001000111112001011103001111014010011005010110116011010107011110018100010009100101111010100110111011010112110001001311010011141110001015111100011600000000实验八 设计任意进制计数器一、实验目的掌握中规模集成计数器的使用方法及功能测试方法。二、实验内容及要求采用（74LS192）复位法或预置数法设计一个三位

18、十进制计数器。要求各位同学设计的计数器的计数容量是自己学号的最后三位数字。三、设计过程74LS192是中规模同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列如图所示。74LS192（CC40192）的功能如下表所示。CR：清除端CPu：加计数端：置数端CPD：减计数端：非同步进位输出端：非同步借位输出端 D3、D2、D1、D0：数据输入端 Q3、Q2、Q1、Q0：输出端 74LS192引脚排列图表74LS192（CC40192）的功能输 入端输 出端功能CRCPuCPDD3D2D1D0Q3Q2Q1Q01×××××

19、5;×0000清零00××dcbadcba置数011××××00001001加 计 数1001时=0011××××10010000减 计 数0000时=0用M进制集成计数器可以构成N（任意）进制的计数器。通常用反馈清零法和反馈置数法。当计数器的计数NM时，则要用多片M进制计数器构成。其计数规律为：当低位计数器没有达到计数的最大值时，如74LS192的1001时，其高位芯片应处于保持状态，只有当低位芯片计数达到最大值时，给相邻的高位芯片计数器发一个信号，使其脱离保持状态，进入计数状态。现

20、以233为例为计数容量进行设计。由于233为三位数，因此需用三块74LS192。1、清零法：CR（RD）（Q1Q0）百（Q1Q0 ）拾（Q1）个初态：0000终态：2331232即：0010 00110010状态转换图：（略）2、置数法：由于74LS192是具有异步清零、置数功能的十进制计数器，因此保留哪233种状态，方法有多种。下图是其中两种置数法。犹以最后一种使用器件最少，接线最为简单。方案一：方案三：（Q1Q0）百（Q1Q0 ）拾（Q2Q0）个（或）初态：0000（或1000332668）终态：3321331即：0011 0011 0001（或999）四、实验用仪器、仪表数字电路实验箱、

21、万用表、74LS192、74LS00、74LS20、74LS08等五、实验步骤清零法：1 检查导线及器件好坏（即加上电源后，按74LS192的功能表进行检测）。2 按上图连接电路。、CPD分别接逻辑开关并置为高电平，百位（74LS192（3）、拾位、个位的Q3、Q2、Q1、Q0分别接发光二极管或数码管，计数脉冲接手动或1Hz时钟脉冲。检查无误后接通电源。3 加入CP进行测试并检查结果是否正确，如有故障设法排除。4 结果无误后记录数据后拆线并整理实验设备。实验数据如下：百位拾位个位CPQ3Q2Q1Q0Q3Q2Q1Q0Q3Q2Q1Q010000000000002000000000001300000

22、000001040000000000115000000000100331001100110000334000000000000实验证明，实验数据与设计值完全一致。设计正确。置数法：1. 检查导线及器件好坏（即加上电源后，按74LS192的功能表进行检测）。2. 按上图连接电路。CR、CPD分别接逻辑开关并置为高电平，百位（74LS192（3）、拾位、个位的Q3、Q2、Q1、Q0分别接发光二极管或数码管，计数脉冲接手动或1Hz时钟脉冲。检查无误后接通电源。3. 加入CP测试并检查结果是否正确，如有故障设法排除。4. 结果无误后记录数据后拆线并整理实验设备。实验数据如下：百位拾位个位CPQ3Q2Q

23、1Q0Q3Q2Q1Q0Q3Q2Q1Q010000000000002000000000001300000000001040000000000115000000000100331001100110000334000000000000实验证明，实验数据与设计值完全一致。设计正确。六、设计和实验过程的收获与体会。1、设计过程的收获与体会：设计前要确定是用清零法还是置数法。要将状态表列出。特别是置数法，要保留哪几种状态方法有多种。可用Electronics Workbench进行仿真。以验证设计正确与否。2、实验过程的收获与体会：CC40192的CR、CPD端不能悬空； 出现故障时，首先检查电源，然后检

24、查CP，CR、CPD端的电平状态。如不相符，则可能存在断路现象。如相同，可能存在设计错误，或者可能器件已损坏。实验逻辑电路图最好把集成块的引脚标上，以便接线和检查。实验九 设计一个串行累加器一、实验目的1学习中规模双向移位寄存器逻辑功能集成电路的使用方法。2熟悉移位寄存器的应用一一构成串行累加器和环形计数器。二、实验内容及要求用移位寄存器设计一个串行累加器。要求将已分别存于四位移位寄存器Ra和Rb中的两个二进制数A、B按位相加，其和存于移位寄存器Rs中。三、设计过程累加器是由移位寄存器和全加器组成的一种求和电路，它的功能是将本身寄存的数和另一个输入的数相加，并存在累加器中。串行累加器结构框图如

25、图2所示。设开始时，被加数和加数已分别存入累加寄存器和加数寄存器。进位触发器D已被清零。在第一个脉冲到来之前，全加器各输入、输出端的情况为：AnA0，BnB0， Cn-10，SnA0+B0+0S0，CnC0在第一个脉冲到来之后，S0存入累加器和移位寄存器的最高位，C0存入进位触发器D端，且两个移位寄存器中的内容都向右移动一位。全加器各输出为：SnA1+B1+ C0S1，CnC1在第二个脉冲到来之后，两个移位寄存器中的内容都又向右移动一位，S1存入累加器和移位寄存器的最高位，原先存入的S0存入次高位，C1存入进位触发器D端，全加器各输出为：SnA2+B2+ C1S2，CnC2。移位寄存器是具有移

26、位功能的寄存器。移位的方向取决于移位控制端S的状态。本实验用的双向移位寄存器74LS194逻辑功能如下表1所示，引脚排列见图1。表174LS194逻辑功能序号输入端输出功能清零控制信号串行时钟CP并行Q0 Q1 Q2 Q3CRS1S0SR SLD0 D1 D2 D310×××××××××0 0 0 0清零21××××1(0)××××Qn0 Qn1 Qn2 Qn3不变311 1××A BCDA BCD并行输入

27、410 11 ×××××1Qn0 Qn1 Qn2 右移510 10 ×××××0Qn0 Qn1 Qn2 611 0× 1××××Qn1 Qn2 Qn3 1左移711 0× 0××××Qn1 Qn2 Qn3 0810 0×××××××Qn0 Qn1 Qn2 Qn3保持图1 74LS194引脚排列 图2串行累加器结构框图四、实验用仪器、仪表数字电路实验箱、万用表、74LS192、74LS00、74LS20等五、实验步骤1. 检查导线及器件好坏（即加上电源后，按74LS194、74LS183、74LS74的功能表进行检测）。2. 按上图连接电路。74LS194（A、B ）的D0、 D1、D2、 D3分别接逻辑开关（A0011，B0001，AB0100）检查无误后接通电源。3. 送数：令74LS194（A、B ）的CR1，S1S01，CP输入手动脉冲，用并行送数方法将四位被加数0011和四位加数0001分别送入寄存