基于FPGA的IIR数字滤波器的实现

1、2010年7月第7期电子测试ELECTRONIC TESTJul.2010No.7基于FPGA的IIR数字滤波器的实现张 华1 ,孙运强2 ,姚爱琴1（1 中北大学 信息与通信工程学院 山西 太原 030051；2 中北大学 仪器科学与动态测试教育部重点实验室 山西 太原 030051）摘要：数字信号处理在科学和工程技术许多领域中得到广泛的应用，与FIR数字滤波器相比，IIR数字滤波器可以用较低的阶数获得较高的选择性，本文采用一种基于FPGA的IIR数字滤波器的设计方案,首先分析了IIR数字滤波器的原理及设计方法，然后通过MAX+PLUS的设计平台，采用自顶向下的模块化设计思想将整个IIR数字

2、滤波器分为：时序控制、延时、补码乘加和累加4个功能模块。分别对各模块采用VHDL进行描述后，进行了仿真和综合。仿真结果表明，本课题所设计的IIR数字滤波器运算速度较快,系数改变灵活，有较好的参考价值。关键词：电子设计自动化; IIR数字滤波器; 现场可编程门阵列; 硬件描述语言中图分类号：TN98 文献标识码: BDesign for IIR digital filter based on FPGAZhang Hua1 ,Sun Yunqiang2 ,Yao Aiqin1（1 School of Information and Communication Engineering，2 Key L

3、aboratory of InstrumentationScience & Dynamic Measurement-Ministry of Education, North University of China, Taiyuan 030051, China)Abstract: Digital signal processing is widely used in lots of fields, such as in science and project technique. Compared with FIR digital filter, IIR digital filter c

4、an get high selectivity with low factorial. A kind of IIR digital filter design method was introduced in the paper, which is based on FPGA. By used the design plant of MAX+PLUS, we adopt blocking method named “Top-down ” and divide the entire IIR digital filter into four blocks, which are Clock cont

5、rol, Time delay, Multiply-addition and Progression. After described with VHDL, we do emulate and synthesis to each block. The result shows that, the introduced IIR digital filter runs fast, and the coefficient changes agility. It has high worth for consulting.Keywords: Electronic Design Automation;

6、IIR Digital Filter; Field Programmable Gate Array; very High Speed Integrated Circuit Hardware Description Language (VHDL)0 引言随着EDA技术的发展和应用领域的扩大和深入，EDA技术在电子信息、通信、自动控制及计算机应用等领域的重要性日益突出。这些技术的使用使得现代电子产品的体积减小、性能增强、集成化程度提高，与此同时其可编程能力也得以提高。在使用EDA进行电子设计时，设计人员可按照“自顶向下”的设计方法，对整个系统进行方案设计和功能划分，采用硬件描述语言（DHL）完成系

7、统行为级设计，最后通过综合器和适配器生成最终的目标器件。VHDL语言是EDA设计中常用的一种IEEE标准语言，其具有覆盖面广、描述能力强、可式中 、为滤波系数，当直接由(1)得出表示输入输出关系的常系数线性差分方程为：(2) 均为零时， 不均为零时，该滤波器为FIR数字滤波器，当则为IIR数字滤波器。与FIR数字滤波器相比，IIR数字滤波器可以用较低的阶数获得高的选择性，所用的存储单元少，成本低、信号延迟小，并且IIR读性好、支持大规模设计及逻辑单元利用等优点，数字滤波器可以借助于模拟滤波器的设计成果，设因此受到越来越多的电子工程师的青睐1。计工作量相对较小，为此，本文就IIR数字滤波器本文设

8、计采用EDA技术中的模块化设计思想，进行相关讨论。就IIR数字滤波器中的一些关键电路进行设计,主要内容包括：时序控制模块、延时模块、补码乘加模块、累加模块和IIR数字滤波器的顶层设计。分别对各模块采用VHDL进行描述后，进行了仿真和综合，取得了较好的设计效果。实验结果表明，本课题所设计的IIR数字滤波器具有运算速度快,系数改变灵活方便等特点。IIR数字滤波器有直接型、级联型和并联型3种基本结构2。由IIR数字滤波器的 阶差分方程(2)式可知，设 M= N=2，则网络结构如图1所示。1 IIR数字滤波器及其硬件实现方法1.1 IIR数字滤波器的原理数字滤波器是完成信号滤波处理功能的，用有限精度算

9、法实现的离散时间线性非时变系统。输入一组数字量，通过运算输出的是另一组数字量。数字滤波器具有稳定性好、精度高、灵活性大等突出优点。一个数字滤波器的系统函数可以表示为：图1 直接型结构IIR数字滤波器的设计方法通常有模拟转换法、零极点累试法和优化设计法。1.2 IIR数字滤波器的硬件实现方案滤波器的实现主要包括两大类：DSPTMS320系列芯片的实现和ISP器件的实现（主要包括FPGA和CPLD）。其中利用DSPTMS320系列芯片实现滤波时速度较慢，而利用ISP器件实现时，其2所示。运算速度比DSP器件要快好多倍。FPGA的实现包括其自带的核的实现方法和自编程实现方法。核的实现方法虽然好用并且

10、结构缜密，但一般情况下使用的权限都会受到注册购买的限制，因此基于FPGA的自编程实现方法成了滤波器实现的首选。以下简要介绍IIR数字滤波器的设计方案和基于FPGA的实现方法。基于ROM查表法的改进型设计。此方法结合了直接相乘累加式和ROM查表法的优点，使得设计灵活，设计周期短，节省资源。二阶IIR的一般表示形式为：图2 改进型实现框图图2中的作为FPGA接口上的A/D器件的转换数据输入寄存器，各寄存器内的数据与各自的系数的最高位相乘后，送入累加器相加，并(3)且其和向左移一位，以实现乘2运算。下一个时这里 和是输入序列，是输出序列， 钟，寄存器内数据与其系数的次高位相乘，再送 为 位2的<

11、;1,对于可入累加器与其数据相加，再左移一位。接下的6个时钟进行类似的操作。第8个时钟后，累加器将其数据输出，即(4)将，并对累加器清零，同时寄存器，将 寄存器，同理，。接着再进行下一次运算。是系数。设输入序列以表示为：寄存器数据送入 寄存器数据送入式中： 表示 的第 位，上标为0的是符号位，因此可以定义一个5bit为变量的函数 为：(5)由此可以得到：2 IIR数字滤波器的设计与仿真结果分析本文在实现上述方案的基础上，将IIR滤波器(6)令，可以推出：(7)从式(7)中可以看出，可以用一个五路8位*1位乘法器在8个时钟周期内实现上述算式。其加法可以直接调用软件的库实现。本方案实现结构如图的硬

12、件系统分为4个模块：时序控制、延时、补码乘加和累加模块。在各模块编译通过后将各模块进行了综合，针对不同的输入信号和不同的输入系数对IIR数字滤波器进行了仿真，并将仿真值和计算值进行了比较，如表1所示。由表1可见，仿真值结果正确，只是与真值之间存在一定的误差，仿真值越大时误差越大，这是由于有限精度算法所引起的误差，经累加器累加后使得误差变得越来越大，要解决这一问题可以通过增加二进制位数来提高系统的运算精度。表1 滤波后输出的数据输入数据计算值仿真值输入数据计算值仿真值输入数据计算值仿真值000000Xn=0,1,2,3,4,5;a0=a1=a2=b0=b1=11411244714122754Xn

13、=0,1,0,1,0,1;a0=a1=a2=b0=b1=1125815124712Xn=0,1,0,1,0,1;a0=2,a1=a2=b0=b1=123814222361118809724193428参考文献1 丁玉美，高西全数字信号处理M西安：西安电子科技大学出版社, 20042 丁玉美，高西全数字信号处理M西安：西安电子科技大学出版社, 20043 王卫兵高阶IIR数字滤波器的FPGA描述J电子元器件，2005（16）：3-44 金凤莲. VHDL语言在EDA仿真中的应用J. 现代电子技术, 2005,28(6): 115-116,122.3 结论本课题采用一种基于FPGA的IIR数字滤波

14、器的设计方案,首先分析了IIR数字滤波器的原理及设计方法，然后通过MAX+PLUS的设计平台，采用模块化、层次化的设计思想将整个IIR数字滤波器分为4个功能模块：时序控制模块、延时模块、补码乘加模块、累加模块。分别对各模块采用语言VHDL进行描述后，进行了仿真和综合。仿真结果表明，本课题所设计的IIR数字滤波器运算速度较快。但由于有限精度算法问题致使仿真结果存在一定的误差，针对这一问题可以通过增加二进制位数来提高系统的运算精度。在完善本课题所实现的IIR数字滤波器的性能这一方面，滤波器的性能有待提高。5 肖林荣. MAXPLUS在数字电路实验教学中的应用J. 2005,17(3):13-15.6 倪向东基于FPGA的