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文档简介

1、实验4二十四进制计数器设计一 实验目的1熟悉uartusII的文本设计流程全过程，学习计数器的设计与仿真2掌握简单逻辑电路的设计方法与功能仿真技巧。3 学习使用VHDL语言进行二十四进制计数器的设计二. 实验仪器设备 1 PC机，1台 2 uartusII系统，1套三.实验原理1 参考二十四进制计数器设计中的相关内容；2 根据老师教学演示的相关内容。四.实验内容用VHDL语言设计一个二十四进制计数器，并进行编辑，编译与仿真。要求(1) 设置时钟信号源;(2) 设计一个计数器，并进行二十四位的计数，即计数器是二十四进制；(3) 对于所设计的程序进行编译，检查纠错。(4)程序完善之后进行程序的仿真

2、并进行波形的记录与分析。五. 实验参考程序LIBRARY ieee; USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY cnt24 ISPORT( CLK: IN STD_LOGIC; -输入时钟信号 Q : OUT std_logic_vector(7 downto 0); -输出信号END cnt24;ARCHITECTURE a OF cnt24 ISBEGIN PROCESS(CLK) -敏感信号 VARIABLE q1,q0: std_logic_vector(3 downto 0); BEGIN I

3、F CLK'event AND CLK='1' THEN -测试时钟上升沿 IF q1="0010" then -高位为2时 if q0="0011" then q0:="0000"Q1:="0000" -低位为3时，高低位均清零elsif q0="1001" then q0:="0000"Q1:=q1+1; -低位为9时，低位清零，高位加1else q0:=q0+1; -否则低位计数加1end if;elseif q0="1001" then q0:="0000"Q1:=q1+1;else q0:=q0+1;end if;end if;end if;Q<=Q1&a

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