基于FPGA并行分布式算法的FIR滤波器的实现

1、第16卷第4期2006年7月黑龙江科技学院学报JournalofHeilongjiangInstituteofScience&TechnologyVol.16No.4July2006文章编号:1671-0118(2006)04-0248-03基于FPGA并行分布式算法的FIR滤波器的实现赵金宪,吴三,王乃飞(黑龙江科技学院电气与信息工程学院,150027)摘要:采用FPGA实现FIR,行分布式算法,HDLMAX+PlusII上进行了实,既具有实时性,。另外,对优化硬件资源利用率、提高运。关键词:FIR数字滤波器;分布式算法;FPGA;VerilogHDL中图分类号:TN71317文献标

2、识码:AFIRfiltersrealizationonthebasisofparalledDAarithmeticusingFPGAZHAOJinxian,WUSan,WANGNaifei(CollegeofElectricalandInformationEngineering,HeilongjiangInstituteofScienceandTechnology,Harbin150027,China)Abstract:ThispaperdiscussesamethodtodesigntheFIRfilteronFPGA,onthebasisofparallel2distributedarit

3、hmeticmethod,usingROMbasedLUT.ThedesigningfileofFIRdigitalfilterisdescribedwithVerilogHDLandpassestheexperimentalsimulationandtiminganalysisinMAX+PlusII.Theresultofsimulationprovesthatthismethodisfeasible,efficient,andiscapableofovercomingthedisadvantageofsoftwareandhardwaretechniquesavailableforimp

4、lementationwhichsuffersfromthefailuretomeetthedemandforareal2timeandflexiblerequirementforsignalprocessinginthesametime.Themethodnotonlyfulfilsthereal2timerequirement,butalsoshowsgreaterflexibility.Thepaperstudiessomeprac2ticalproblemsastohowtooptimizetheutilizationpercentofthehardwareandimprovetoth

5、ecomputedspeed.Keywords:FIRdigitalfilter;DA(distributearithmetic);FPGA;VerilogHDL0引言数字滤波是语音与图像处理、模式识别和谱分析等应用中的一种基本的处理部件,它可以满足滤波器对幅度和相位特性的严格要求,避免模拟滤波器所无法克服的电压漂移、温度漂移和噪收稿日期:2006-03-24声等问题。有限冲激响应(FIR)滤波器可以在设计任意幅频特性的同时,保证严格的线性相位特性。由于其实现结构主要是非递归的,FIR滤波器可以稳定工作。目前FIR滤波器的实现方法有三种:利用单片通用数字滤波器集成电路、DSP器件和可编程逻辑器

6、件。单片通用数字滤波器使用方便,但由于字长和阶数的规格较少,不能完全满足实际需要。使用DSP器件实现虽然简单,但由© 1994-2007 China Academic Journal Electronic Publishing House. All rights reserved. 第4期赵金宪,等:基于FPGA并行分布式算法的FIR滤波器的实现249于程序顺序执行,其执行速度必然不快。FPGA有着规整的内部逻辑阵列和丰富的连线资源,特别适合于数字信号处理任务,相对于串行运算为主导的通用DSP芯片来说,其并行性和可扩展性更好。但长期以来,FPGA一直被用于系统逻辑或时序控制上,很少有

7、信号处理方面的应用。其原因主要是FPGA中缺乏实现乘法运算的有效结构。现在这个问题得到了解决,使FPGA在数字信号处理方面有了长足的发展。据的每一对应位产生的部分积预先进行相加,形成相应的部分积,然后再对各个部分积累加形成最终结果,而传统算法是所有乘积已经产生之后再相加完成乘加运算的。传统算法的实现如图1所示。与传统串行算法相比,DA算法可极大地减少硬件电路的规模,提高电路的执行速度。其实现如图2(虚线为流水线寄存器)所示。11DA)早在1973Croisie提出,但由于它特别适合用FPGA来实现,故直到FPGA出现以后,才被广泛的应用在FPGA中计算乘积和。笔者采用分布式算法设计FIR滤波器

8、,并对其进行了改进。一个线性时不变网络的输出可以表示为N-1y=c,x =n=0cnxn=c0x0+c1x1+cN-1xN-1。进一步假设系数cn是已知常数,xn是变量。无符号DA系统假设变量xn的表达式为B-1xn=b=0xN-1bn×2,xbn0,1,b2基于并行DA算法的FIR滤波器的FPGA设计当系统对速度的要求不高时,可以采用图2所示的串行移位的设计方法。在这种算法中,总是计算具体位b在一个步骤中通过所有系数的乘积和。这种计算只需要一个小表和一个附带移位器的累加器即可。这种结构的FIR滤波器占用的面积很小,处理的速度也较低。为了使处理速度达到最优,往往采用并行式结构。这种D

9、A结构的改进以增加额外的LUT、寄存器和加法器为代价来提高速度。一个N阶乘积和计算的基本DA结构接收N个字中每个字内的一位。如果每个字中有两个位得以接收,则计算速度就可以从根本上翻倍。在这种完全流水线式字并行结构中,必须为向量xbn的每一位提供一个单独的ROM(具有相同的内容)。如果将输入位宽加倍,就需两倍的LUT、寄存器和加法器,这样,最大速度的代价是非常昂贵的。如果系数N的数量限制在4个或8个,这一改进就有了吸引人的性能。由于FIR滤波器都是线性滤波器,这就意味着低阶滤波器输出的集合可以相加,并由此定义式中,xbn表示xn的第b位,xn即为x的第n次采样。而内积y可以表示为B-1by=n=

10、0cnxb=0B-1k2。b重新分别求和,其结果为y=c0(xB-102+xB-202B-1B-2+x002)+c1(xB-112xB-212B-2+x012)+B-1cN-1(xB-1N-12xB-2N-12B-2+x0N-12)=(c0xB-10+c1xB-11+cN-1xB-1N-1)2cN-1xB-2N-1)2B-1+(c0xB-20+c1xB-21+B-2(c0x00+c1x01+cN-1x0N-1)2。从以上推导可以发现,DA算法是一种以实现乘加运算为目的的运算方法。它与传统算法实现乘加运算的区别在于,执行部分积运算的先后顺序不同。DA算法在实现乘加功能时,首先将各输入数©

11、; 1994-2007 China Academic Journal Electronic Publishing House. All rights reserved. 250黑龙江科技学院学报第16卷一个高阶滤波器的输出。在实际应用中,当系数增大时,可以采用级联或串并结合的方式来减小设计规模。ALTERA公司的FELEX10K系列芯片具有查找2表结构,利用其实现采用全局并行的FIR数字滤波器,也即将输入x(n)经过不同的延迟后同时进行处理。下面采用该系列芯片来实现一个长度为43的FIR滤波器,其结构如图3所示(虚线为流水线寄存器)。结束语文中介绍了将乘法转化为查表运算的分布式算法,并利用Al

12、tera的FELEX10K系列器件实现了一个4位FIR滤波器。尽管长度为4的FIR对大多数实际应用来讲太短了,但是它可以很容易地扩展到更高阶,并且具有编缉时间比较短的优点,系统运行速度为42119MHz,寄存器属性为106138MHz。这些指标明显优于串行分布式算法。参考文献:1UWEMEYERBAESE.数字信号处理的FPGA实现M.北设滤波器的三个系数分别为:c0=-2,c1=3,c2=1,输入为4位(包含符号位),采用VerilogHDL语言对该FIR数字滤波器进行描述,并在EDA京:清华大学出版社,2003.2潘松,黄继业.EDA技术实用教程M.北京:科学出版社,2002.3ROBERTOCRISTI.现代数学信号处理M.徐盛译.北京:开发工具MAX+plus软件中仿真,结果如图4所示。从仿真结果可以看出,该设计所得结果与