基于FPGA的GMSK调制之高斯滤波器设计_第1页
基于FPGA的GMSK调制之高斯滤波器设计_第2页
基于FPGA的GMSK调制之高斯滤波器设计_第3页
基于FPGA的GMSK调制之高斯滤波器设计_第4页
全文预览已结束

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

1、基于FPGA的GMSK调制之高斯滤波器设计先生成一个50kbps码率的源（带宽为25KHz），码元1编码成7FFFH（+1）发送，码元0编码成80000H（-1）发送。利用SystemView制作一个采样频率为500KHz的低通高斯滤波器，把生成的21阶滤波器系数做成.coe文件（如IIR filter的datasheet要求）加载到IP Core中生成所需低通滤波器。最后将码元通过高斯滤波器进行滤波。SystemView生成的高斯滤波器时域波形图：SystemView生成的高斯滤波器频域波形图：功能仿真波形如下。连续发送的码元为1011101001010101，最后通过高斯滤波后得到的平滑的

2、波形如下，与原始码元型号一一对应。布局布线后仿真的波形如下。可以看到有明显的毛刺。Verilog程序：module gmsktop(CLK,clk_50,RST,RDY,dout);input CLK;/主时钟信号，500KHzinput clk_50;/50KHz时钟信号input RST;/input ND;output RDY;output33:0 dout;wire ND,RFD;wire15:0 source;sent_source sent_source(clk_50,RST,ND,RFD,source);gsfir gsfir(ND,RDY,CLK,RST,RFD,source,

3、dout);endmodulemodule sent_source(clk_50,RST,ND,RFD,source);input clk_50;/50KHz时钟信号input RST;/复位信号，高电平有效input RFD;output15:0 source;/1bit基带信号,用16bit表示output ND;reg15:0 source;reg15:0 scode;reg3:0 num;reg ND;always (posedge clk_50)beginif(RST) beginND <= 0;source <= 16'd0; num <= 4'b1111;scode <= 16'b1011101001010101;endelse if(RFD)beginif(scodenum) begin source <= 16'h7fff; endelse begin source <= 16'h8000; endND

人人文库> 全部分类> 教育资料 > 辅导培训

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论