一体化网络报文分析仪研发可行性分析报告

1、南瑞继保 研发中心知识产权所有，未经正式许可，严禁复制、使用、或向第三方公开。共 16 页一体化网络报文分析仪研发可行性分析报告一体化网络报文分析仪研发可行性分析报告摘摘 要：要：此文档是研发中心 XX 项目研发可行性分析报告。版本及修订说明：版本及修订说明：日 期版 本描 述更改人员更改审核V1.0文档形成刘乐研发中心 XX 项目研发可行性分析报告 知识产权所有，未经正式许可，严禁复制、使用、或向第三方公开。- 1 - 目录目录1.项目背景项目背景.21.1项目研发原因项目研发原因.21.2市场调研情况市场调研情况.21.3产品指标要求产品指标要求.31.3.1产品功能要求产品功能要求.31

2、.3.2产品性能要求产品性能要求.31.3.3产品具体要求分析产品具体要求分析.32.装置结构装置结构&具体细节分析具体细节分析.52.1 装置机箱结构装置机箱结构 .52.2 基于多核处理器的详细方案分析基于多核处理器的详细方案分析 .52.2.1网络报文时间戳实现方式网络报文时间戳实现方式.52.2.2网络报文压缩实现方式网络报文压缩实现方式.72.2.3CPU 多核工作分析及主流多核工作分析及主流 CPU 性能分析性能分析.83.装置实现方式装置实现方式 .103.1 基于基于 CAVIUM 多核处理器的解决方案多核处理器的解决方案.103.2 基于基于 FREESCALE 多核

3、处理器的解决方案多核处理器的解决方案 .114.技术风险分析技术风险分析 .12研发中心 XX 项目研发可行性分析报告 知识产权所有，未经正式许可，严禁复制、使用、或向第三方公开。- 2 -研发可行性分析报告研发可行性分析报告1. 项目背景项目背景1.1 项目研发原因项目研发原因随着智能变电站的逐步普及，智能变电站过程层网络和站控层网络的运行状态的监视、记录、分析和报警将会越来越重要。国家电网和南方电网要求必须在智能变电站中配置网络报文记录功能和录波功能，为将来的问题处理和分析提供原始报文依据。目前，网络报文记录功能和录波功能分别采用报文记录仪和录波器两种装置分别实现，由于两种功能在原始报文捕

4、获等许多方面存在重叠，因此，在智能变电站各项功能整合的大环境下必然会将网络报文记录功能和录波功能整合在一台装置上形成一体化网络报文记录分析装置。一体化网络报文记录分析装置同时具备故障录波分析装置功能和网络报文记录分析装置功能。 为了提升我公司在智能电网领域的产品配套能力和产品竞争力，研发符合智能电网应用的一体化网络记录分析装置将成为必然。1.2 市场调研情况市场调研情况目前智能变电站建设数目每年都在增长，一体化网络报文记录分析装置市场需求很大，每个智能变电站均需配置 2 台4 台的一体化装置实现报文记录和录波分析功能。目前国内主流录波器厂家均有一体化网络记录分析仪投放市场，如国电南思 NSR5

5、00 系列设备，武汉中元 ZH-5N 装置 ，广州思唯奇 M8100 装置，上海许继 N5000 等厂家已有很多相关产品挂网运行。一体化网络报文记录分析仪国网，南网的招标价格一般是： 1 台分析仪+1 台记录仪的价格为 8 万元万元左右，1 台分析仪+2 台记录仪价格为 11-12 万元左右万元左右。研发中心 XX 项目研发可行性分析报告 知识产权所有，未经正式许可，严禁复制、使用、或向第三方公开。- 3 -1.3 产品指标要求产品指标要求根据南方电网公司的一体化运行记录分析装置和国家电网公司的智能变电站网络报文记录及分析装置技术条件标准要求，研制一体化网络报文记录分析装置应符合如下主要功能及

6、指标要求。1.3.1 产品功能要求产品功能要求1 对全站各种网络报文进行实时监视、捕捉、分析、存储和统计功能。2 具备故障录波功能；3 支持按照 61850 标准建模，具备完善的自描述功能；4 支持 IRIG-B、IEC1588，SNTP 对时功能。1.3.2 产品性能要求产品性能要求1. 装置至少能接纳 400Mb/s 的报文，最好能够达到 600Mbps 或800Mbps。2. 报文时间戳精度达到 1us;3. 装置应有 6TB 的磁盘，读写速度至少为 50MB/s;4. 装置时钟精度：SNTP 同步对时精度不超过100ms。IRIG-B 同步对时精度不超过4us。IEC 61588 同步

7、对时精度不超过1us。5. 装置至少具有 8 个百兆千兆记录口；2 个站控层百兆通信口；6. 装置具有调试接口，LCD 接口，SAS 接口；7. 装置外观具有电源指示灯、告警指示灯、端口连接状态指示灯、硬盘指示灯等；8. 装置支持双电源供电，110、220DC/AC； 1.3.3 产品产品具体具体要求要求分析分析1.3.3.1 装置 CPU 处理速度要求智能变电站过程层的报文数据信息量非常大报文流量计算，按照 1 个数据集，22 个通道计算，一帧 SV（9-2）报文的总长度：34+4+81+822 = 295 个字节。如果采样率 4000Hz，1 个 MU：300Byte4000/s = 1.

8、2MB/s；南网规范要求每个装置接入不少于 60 个 MU：1.260=72MB/s。SV+GOOSE+mms+104 报文大研发中心 XX 项目研发可行性分析报告 知识产权所有，未经正式许可，严禁复制、使用、或向第三方公开。- 4 -约为 75MB/s。所以装置应具有处理 75MB/s 的能力。内存应不少于 81.3.3.2 装置存储容量要求装置存储应支持磁盘冗余（RAID）技术，支持 RAID0，RAID5。存储容量不少于 50TB，确保 GOOSE 报文保存周期应不少于半年，MMS 报文保存周期应不少于 3 个月，SV 报文保存周期应不少于 1 周，1588 报文保存周期不少于 1 个月

9、，异常事件记录存储不少于 1000 条。按照上述要求计算：按照总的报文接入能力为 75MB/s 计算：75MB/s3600s/小时24h/天*7 天=43.258TB。按照要求应配置 50TB 的磁盘。磁盘存取速度达到 75MB/s。建议磁盘接口选择 SAS 接口，同时兼容 SATA 接口。1.3.3.3 装置外接接口要求(1)装置具有 8 个 100/1000Mbps 网络监听端口，电口，光口可选配。电口：100M/1000Mbps 自适应。光口：LC 100M/1000Mbps。(2)应具有至少 2 个千兆站控层通信端口。 (3)USB2.0 接口 2 个，RS232 调试接口 1 个。

10、(4)提供接口便于扩展磁盘容量大小(5)装置支持 SNTP,码,1588 对时接口： SNTP 同步对时精度不超过100ms。 IRIG-B 同步对时精度不超过4us。 IEC 61588 同步对时精度不超过1us。1.3.3.4 装置外观要求(1)一体化装置的正面（非出线端）应设置装置品牌标志、型号名称。应设置装置运行工况指示灯，包括：通信端口工作状态指示灯、装置运行指示灯、录波起动指示灯和装置故障指示灯等。 杭州思维奇等厂家装置有液晶显示，但无键盘。(2)一体化装置的背面接线端口应标明端口序号或名称，电源端子上方应标注接线说明。研发中心 XX 项目研发可行性分析报告 知识产权所有，未经正式

11、许可，严禁复制、使用、或向第三方公开。- 5 - 22. 装置结构装置结构&具体细节分析具体细节分析2.1 装置机箱结构装置机箱结构鉴于该网络分析仪的性能和主要应用场合，装置尺寸应为 1U 或者 2U 标准机箱，具体优缺点如下表所示：比对项目1U 机箱2U 机箱尺寸占用空间少，安装方便占用空间较大电源双电源设计需使用横版结构，较占用机箱内部空间双电源可采用竖版结构液晶1U 机箱不易于安装液晶，显示装置状态只能通过指示灯2U 机箱可使用 5.寸以下小液晶，可以选用彩屏显示按键无法增加 如有需要，可考虑触摸屏或薄膜按键硬盘安装由于机箱高度所限，双硬盘设计只能为横向并排放置。双硬盘可选择横向

12、并排或纵向并排散热机箱空间小，不利于芯片热量散发空间相对较大，可使用导热管方式的散热结构综述基于各方面考虑，建议使用 2U 机箱。2.2 基于多核处理器的详细方案分析基于多核处理器的详细方案分析通过市场调研和目前市面上的各厂家网络分析仪方案分析，新设计的一体化网络报文分析仪解决方案为单芯片一体化解决方案，不采用分布式解决方案。一体化解决方案中按主要功能及该功能的实现方式具体分析如下：2.2.1网络报文时间戳实现方式 网络分析仪需对接收到的报文做精准的时间记录，报文记录数据分辨率1us。具体实现方式有如下二种：研发中心 XX 项目研发可行性分析报告 知识产权所有，未经正式许可，严禁复制、使用、或

13、向第三方公开。- 6 -1、 CPU 自带网口打时间戳，CPU 原生网口支持报文时间戳，报文分辨率精度为1uS，但网口数量不一定能满足 8 个前兆网口的需求，考虑到成本和 FPGA 的处理能力及内部缓存大小，建议 FPGA 对外扩百兆网口，也可扩前兆网口，具体实现框图如下所示（此方案编号为 A1）： CPUport1port2port3port4port5port6port7打时间戳PHYPHYPHYPHYPHYPHYPHYSGMIIRMIISGMIIRMIISGMIIRMIISGMIISGMIISGMIISGMIIFPGA打时间戳PCIe或SGMIIDDRport1PHYSGMIIRMII2

14、、 所有对外接口全部经过 FPGA 进行报文预处理，该方式下可实现所有网络接口的精准时间戳功能，该方式下对 FPGA 高速接口需求量较大，考虑到成本因素，FPGA 连接 PHY 的千兆接口可部分使用 RGMII 方式。对 CPU 的接口可使用 PCIe 或 SGMII（此方案编号为 A2）研发中心 XX 项目研发可行性分析报告 知识产权所有，未经正式许可，严禁复制、使用、或向第三方公开。- 7 -FPGAport1port2port3port4port5port6port7port8打时间戳PHYPHYPHYPHYPHYPHYPHYPHYSGMIISGMIISGMIISGMIISGMIISGM

15、IIR RG GM MI II IRGMIICPUPCIe或SGMIIPCIe或SGMIIDDR方案对比综述：方案优势劣势A1部分网口通过 FPGA 扩展，兼顾精度和成本考虑，外扩网口可使用百兆接口， FPGA 开发工作量不大，CPU 必须支持硬件打时间戳。A2对外全部为高速接口，接口设计更灵活。成本较高，外部接口复杂，FPGA开发工作量大。2.2.2网络报文压缩实现方式网络分析仪每秒至少要具备 75MB/s 的数据压缩能力，实现方式也有如下三种：方案优势劣势利用 CPU 自带压缩协处理器（B1）利用 CPU 协处理器，成本低，实现简单需对协处理器压缩能力进行详细评估。同时需测试压缩算法，如果

16、为私有格式，同时压缩数据上位机进行解压，需开发上位机解研发中心 XX 项目研发可行性分析报告 知识产权所有，未经正式许可，严禁复制、使用、或向第三方公开。- 8 -压算法。压缩算法固定，需测试该算法压缩比是否合适。利用外部专用压缩芯片（B2）外部压缩芯片压缩能力可以到100MB/S，成本大概增加 1020 个美金左右。压缩格式为 gzip 格式或 Lzw 私有算法，其中 gzip 格式为通用压缩算法，上位机可以进行解压。Lzw压缩为芯片自带压缩方式，其解压必须通过该芯片进行。压缩算法固定，对网络报文的压缩比在3:15:1 之间。FPGA 对原始报文直接进行压缩，或利用 CPU 专核做压缩（B3

17、）压缩方式可使用私有各种压缩算法。根据固定报文格式压缩比很高。CPU 压缩过于占用资源，且实时性不易保证。软件开发工作量大。2.2.3CPU 多核工作分析及主流 CPU 性能分析CPU 需实时对网络通信的 GOOSE、MMS、SV,104 和 IEEE1588 报文进行实时分析，同时还要进行存盘工作，有可能进行数据流的解压缩工作，因此 CPU内部多核处理如下：功能描述核一网络报文抓包及预处理（如插值）核二网络报文抓包及预处理（如插值）核三报文分析核四报文分析核五故障录波核六故障录波核七对上 61850 通讯及 104 通讯等核八磁盘管理&数据解压缩（非实时）研发中心 XX 项目研发可行

18、性分析报告 知识产权所有，未经正式许可，严禁复制、使用、或向第三方公开。- 9 -FPGA报报文文原原始始报报文文段段压压缩缩后后报报文文其其他他,核核3 3核核4 4核核5 5核核6 6核核7 7核核8 8S SA AT TA A核核1 1S SA AT TA A报文的实时分析，SV和GOOSE的解析报报文文实实时时分分析析结结果果内存原始报文存储盘协协处处理理器器报报文文压压缩缩打打时时标标故障录波处理核核2压缩报文的存储整个装置的管理从从报报文文解解析析的的模模拟拟量量分析表明，8 核在不进行网络报文压缩的情况下，可以满足装置需求，通过CAVIUM 和 freescale 的技术交流，结

19、合该产品的功能需求，从 CPU 性能上看，CAVIUM 公司的 C66XX 系列和 freescale 的 T2081 两款芯片比较适合，现对这 2款芯片具体性能进行对比分析：对比C6630T2081CoreMIPS64*8可选 610 核e6500 dual-threaded*4双线程指双 ALU ，MMU单 pipeline主频最高 1.5GHz最高 1.8GHzCache37K Lcache32K DcacheWrite Back buffer共享 4M L2 Cache32K Lcache32K Dcache共享 2M L2 Cache512K Plat cache内部总线结构Opti

20、mize IO NetworKCore net coherency fabric共享 1Tbit 内部总线在 CoreNet 端点之间进行优先级排序和带宽分配研发中心 XX 项目研发可行性分析报告 知识产权所有，未经正式许可，严禁复制、使用、或向第三方公开。- 10 -DDR 内存DDR3 1600M72-bit with ECC支持 HyperMemory 技术DDR3 1866M64-bit with ECC高速接口8*SGMII+8*PCIe 可配置总共 12 组 serdes 接口7*SGMII+4*PCIe 可配置总共 8 组 serdes 接口网络报文时间戳不支持支持硬盘存储PCI

21、e 转 SATA支持 SRIO*2PCIe 转 SATA不支持 SRIO压缩全系列自带压缩协处理器、支持 RAID解压/压缩加速，高达 17.5 Gbps低端 T1042 不带压缩协处理器兼容性C63XX（26 核）C66XX（68 核）pin to pin兼容T1042（2 核）T2081（4 核）pin to pin 兼容功耗22W15W芯片量产情况已经量产 成熟产品2014 年 2 月份提供样片3. 装置装置实现实现方式方式根据上述 CPU 性能比较及需求分析，提供两套整体解决方案3.1 基于基于 CAVIUM 多核处理器的解决方案多核处理器的解决方案该方案使用 CAVIUM 公司 OC

22、TEON 系列多核处理器（MIPS 核） ，采用 A2+B1的解决方案。硬件实现方案如下所示： 研发中心 XX 项目研发可行性分析报告 知识产权所有，未经正式许可，严禁复制、使用、或向第三方公开。- 11 -FPGAport1port2port3port4port5port6port7port8打时间戳C66XXRJ45调试端口RJ45DDR3FLASHRTCLCDBootrom一体化记录分析装置监视系统PHYPHYPHYPHYPHYPHYPHYPHYSGMIISGMIISGMIISGMIISGMIISGMIISGMIISGMII1588对时B码GPSDDRPCIe*1SGMII*1网络数据分

23、组打包上送网络报文抓包网络报文抓包报文分析报文分析故障录波故障录波Linux磁盘管理PCIe*2磁盘阵列3.2 基于基于 freescale 多核处理器的解决方案多核处理器的解决方案T20811588对时B码GPSPCIE0PCIE1压缩/解压固态硬盘0（1TB-4TB）固态硬盘1（1TB-4TB）原始报文存储DDR3BootromFlashLCDDebugRTC离线分析，后台监视SGMII 1SGMII 2port1port2port3port4port5port6port7port8打时间戳PHYPHYPHYPHYPHYPHYPHYPHYSGMIISGMIISGMIISGMIISGMIIS

24、GMIISGMIIFPGA打时间戳PCIe*1DDRRGII网络报文抓包报文分析Linux&磁盘管理故障录波3.1 解决方案对比解决方案对比方案描述基于 CAVIUM C66XX基于 freescale T2081报文接收能力网络报文通过 FPGA 进行预4 路网络报文直接进 CPU，4 路通研发中心 XX 项目研发可行性分析报告 知识产权所有，未经正式许可，严禁复制、使用、或向第三方公开。- 12 -处理后通过 PCIe 和 SGMII口分别传输给 CPU。接口可以总共到 10Gbit/S过 FPGA 预处理后接 CPU，FPGA与 CPU 接口为 PCIe。接口可以总共到 8Gbi

25、t/S报文分析处理2 核分析处理（1.2G*2）单核双线程处理（1.8G）故录处理2 核分析处理（1.2G*2）单核双线程处理（1.8G）数据压缩报文和故录数据均通过内置压缩协处理器进行压缩报文和故录数据均通过内置压缩协处理器进行压缩操作系统支持单核跑操作系统支持单核跑操作系统CPU 成本180 美金左右200 美金以内CPU 功耗23W15WFPGA 选型高速口至少 10 对，最好支持2 组 PCIe高速口可以支持 4 对（对外 PHY接口使用 RGMII*1） ，或支持 8 对高速口，PCIe 硬核*1FPGA 成本100 美金22 美金磁盘阵列1TB 机械硬盘 *264G OR 128G

26、 MLC SSD *11TB 机械硬盘 *264G OR 128G MLC SSD *1芯片成熟度成熟量产芯片2014 年 2 月份提供 demo 板软件开发评估已有 DEMO 板可提供 SDK BSP 进行方案预估只有 T4240 的 demo 板在 T4240 的基础上做删减后评估成本预估CPU（1300）+FPGA（800）+2TB 机械盘（1200）+128G SSD (1200)+电源（500）+内存 16G（900）+PCB 及其他芯片（900）+散热机箱（1500）=8300CPU（1400）+FPGA（200）+2TB 机械盘（1200）+128G SSD (1200)+电源（500）+内存16G（900）+PCB 及其他芯片（600）+散热机箱（1500）=7800总结：1、 两个方案硬件成本差异不大，主要评估工作在软件开发评估，其中 Cavium的 demo 板预计最快下周能提供，freescale 的 T4240 的评估板下周可以到，研发中心 XX 项目研发可行性分析报告 知识产权所有，未经正式许可，严禁复制、使用、或向第三方公开。- 13 -T2081 的评估板预计要到明年 2 月份。2、 无论使用何种芯片，无风扇的单芯片散热方案要