CameraLink接口时序控制

1、CameraLink 接口1. CameraLink 接口简介1.1 CameraLink 标准概述Camera Link 技术标准是基于 National Semiconductor公司的 Channel Link标准发展而来的，而 Channel Link 标准是一种多路并行 LVDS 传输接口标准。低压差分信号( LVDS )是一种低摆幅的差分信号技术，电压摆幅在 350mV 左 右，具有扰动小，跳变速率快的特点，在无失传输介质里的理论最大传输速率在 1.923Gbps 。 90 年代美国国家半导体公司( National Semiconductor )为了找 到平板显示技术的解决方案，

2、开发了基于 LVDS 物理层平台的 Channel Link 技术。 此技术一诞生就被进行了扩展，用来作为新的通用视频数据传输技术使用。如图 1.1 所示， Channel Link 由一个并转串信号发送驱动器和一个串转并信号 接收器组成， 其最高数据传输速率可达 2.38G 。数据发送器含有 28 位的单端并行 信号和 1 个单端时钟信号， 将 28 位 CMOS/TTL 信号串行化处理后分成 4 路 LVDS 数据流， 其 4 路串行数据流和 1 路发送 LVDS 时钟流在 5 路 LVDS 差分对中传输。 接收器接收从 4 路 LVDS 数据流和 1 路 LVDS 时钟流中把传来的数据和

3、时钟信号 恢复成 28 位的 CMOS/TTL 并行数据和与其相对应的同步时钟信号。图 1.1 camera link 接口电路1.2 CameraLink端口和端口分配端口分配在基本配置模式中，端口 A、B和C被分配到唯一的Camera Link驱动器/接收器对上；在中级配置模式中，端口D、E和F被分配到第二个驱动器/接收器对上；在完整配置模式中，端口A、B和C被分配到第一个驱动器/接收器对上，端口 D、E和F被分配到第二个驱动器/接收器对上，端口 G和H被 分配到第三个驱动器/接收器对上。表1.1给出了三种配置的端口分配， Camera Link芯片及连接器的使用数量情况。表1.1 3种配

4、置模式的端口分配配置模式端口芯片数量连接器数量基本A,B,C11中级a,b,c,d,e,f22完整a,b,c,d,e,f,G, H32图1.2各种配置下的端口连接关系122端口的位分配从表1.2中我们可以看出在3种Camera Link配置模式中，图像数据位是怎样 分配到端口的。这种位分配方式已经被应用于市场上最流行的相机上了。表1.2 Camera Link 接口的端口分配驱动器输入信号对应芯片引脚StrobeTxCLKOut/TxCLK InLVALTX/RX24FVALTX/RX25DVALTX/RX26SpareTX/RX23PortAO ， PortDO ，PortGOTX/RX0P

5、ortAI , PortDI ,PortGITX/RX1PortA2 , PortD2 ,PortG2TX/RX32PortA3 , PortD3 ,PortG3TX/RX3PortA4 , PortD4 ,PortG4TX/RX4PortA5 , PortD5 ,PortG5TX/RX6PortA6 , PortD6 ,PortG6TX/RX27PortA7 , PortD7 ,PortG7TX/RX5PortBO , PortEO ,TX/RX7PortHOPortBI , PortEI ,PortHITX/RX8PortB2 , PortE2 ,PortH2TX/RX9PortB3 ,

6、PortE3 ,PortH3TX/RX12PortB4 , PortE4 ,PortH4TX/RX13PortB5 , PortE5 ,PortH5TX/RX14PortB6 , PortE6 ,PortH6TX/RX10PortB7 , PortE7 ,PortH7TX/RX11PortCO ， PortFOTX/RX15PortCI ， PortFITX/RX18PortC2 ， PortF2TX/RX19PortC3 ， PortF3TX/RX20PortC4 ， PortF4TX/RX21PortC5 ， PortF5TX/RX22PortC6 ， PortF6TX/RX16PortC

7、7 ， PortF7TX/RX17如果只用端口 D和G ,那么它们与器件的连接方法与端口 A相同。同样，如 果使用端口 E和H，它们与器件连接方法同端口 B的相同，端口 F的与端口 C 的相同。如果相机在每个周期内仅输出 1个像素，那么就使用分配给像素 A的端口；如 果相机在每个周期内输入 2个像素，那么使用分配像素 A和像素B的端口；如果在每个周期内输出3个像素，那么使用分配给像素 A、B和C的端口；依次类推至相机每周期输出8个像素，那么分配给 AH的8个端口都将被使用 2. CameraLink接口模块设计2.1功能描述该模块主要根据被测 FPGA发来的图像地址信号将 DDR2中的指定图像

8、数据读取 出来，并且分五路发送给 CameraLink接口，由CameraLink图像采集卡接收并传给 上位机显示。2.2接口描述CameraLink图像采集端口模块的接口信号如图2.1所示：图2.1 CameraLink图像采集端口示意图表2.1各端口的接口定义端口名端 口 类 型信号类型描述来源/去向Cpsl_Rese输STD_LOGIC异步复位时钟，低电平有时t_iN入效钟端口名端 口 类 型信号类型描述来源/去向Cpsl_CamL in kClk_i输入STD_LOGIC主时钟85MHz同 步 模 块Cpsl_DdrC lk_i输入STD_LOGICDDR2访问时钟被测FPGACpsv

9、_DeBI kEn_i输入STD_LOGIC_VECTC(6 DOWNTO 0)地址使能信号，选择从RA,D1,D2,D3,D4,D5,G 中哪一块输出Cpsl_CMOSFsyn输入STD_LOGIC帧同步信号Cpsl_CMOSLsyn输入STD_LOGIC行同步信号端口名端 口 类 型信号类型描述来源/去向Cpsv_AXad输STD_LOGIC_VECTCIA块中的地址选择信号dr_i入(3 DOWNTO 0)Cpsv_D1Xa输STD_LOGIC_VECTOFD1块中的地址选择信号ddr_i入(10 DOWNTO 0)Cpsv_D2Xa输STD_LOGIC_VECTCID2块中的地址选择信

10、号ddr_i入(10 DOWNTO 0)Cpsv_D3Xa输STD_LOGIC_VECTCID3块中的地址选择信号ddr_i入(10 DOWNTO 0)Cpsv_D4Xa输STD_LOGIC_VECTCID4块中的地址选择信号ddr_i入(10 DOWNTO 0)Cpsv_D5Xa输STD_LOGIC_VECTCID5块中的地址选择信号ddr_i入(10 DOWNTO 0)端口名端 口 类 型信号类型描述来源/去向Cpsv_IXad dr_i输入STD_LOGIC_VECTC(3 DOWNTO 0)R块中的地址选择信号DS90CR287DS90CR287Cpsv_CamDataA_o输出STD

11、_LOGIC_VECTO(11 DOWNTO 0)第一路Cameralink图像采集输出数据Cpsl_CamFvalA_oP输出STD_LOGIC第路帧有效信号，咼电平有效Cpsl_CamD valA_oP输出STD_LOGIC第 路数据有效信号，咼电平有效Cpsl_CamLvalA_oP输出STD_LOGIC第 路行有效信号，咼电平有效Cpsl_CamP输STD_LOGIC第一路 CameraLink端口名端 口 类 型信号类型描述来源/去向wrDwnA_o出PowerDow nCpsl_CamClkA_o输出STD_LOGIC第一路CameraLink时钟Cpsv_CamDataB_o输出

12、STD_LOGIC_VECTC(11 DOWNTO 0)）第二路Cameralink图像采集输出数据Cpsl_CamF valB_oP输出STD_LOGIC第二路帧有效信号，咼电平有效Cpsl_CamD valB_oP输出STD_LOGIC第二路数据有效信号，咼电平有效Cpsl_CamL valB_oP输出STD_LOGIC第二路行有效信号，咼电平有效端口名端 口 类 型信号类型描述来源/去向Cpsl_CamP wrDw nB_o输出STD_LOGIC第二路 CameraLinkPowerDow nCpsl_CamC lkB_o输出STD_LOGIC第二路CameraLink时钟Cpsv_Ca

13、mDataC_o输出STD_LOGIC_VECTC(11 DOWNTO 0)第三路Cameralink图像采集输出数据Cpsl_CamFvalC_oP输出STD_LOGIC第一路帧有效信号，咼电平有效Cpsl_CamDvalC_oP输出STD_LOGIC第一路数据有效信号，咼电平有效Cpsl_CamLvalC_oP输出STD_LOGIC第一路行有效信号，咼电平有效端口名端 口 类 型信号类型描述来源/去向Cpsl_CamP wrDw nC_o输出STD_LOGIC第三路 CameraLinkPowerDow nCpsl_CamClkC_o输出STD_LOGIC第三路CameraLink时钟Cp

14、sv_CamDataD_o输出STD_LOGIC_VECTC(11 DOWNTO 0)第四路Cameralink图像采集输出数据Cpsl_CamF valD_oP输出STD_LOGIC第四路帧有效信号，咼电平有效Cpsl_CamD valD_oP输出STD_LOGIC第四路数据有效信号，咼电平有效Cpsl_CamLvalD_oP输出STD_LOGIC第四路行有效信号，咼电平有效端口名端 口 类 型信号类型描述来源/去向Cpsl_CamP输STD_LOGIC第四路 CameraLinkwrDw nD_o出PowerDow nCpsl_CamC输STD_LOGIC第四路CameraLink时钟lk

15、D_o出Cpsv_CamD输STD_LOGIC_VECTC第五路Cameralink图像ataE_o出(11 DOWNTO 0)采集输出数据Cpsl_CamF输STD_LOGIC第五路帧有效信号，咼valE_oP出电平有效Cpsl_CamD输STD_LOGIC第五路数据有效信号，咼valE_oP出电平有效Cpsl_CamL输STD_LOGIC第五路行有效信号，咼valE_oP出电平有效端口名端 口 类 型信号类型描述来源/去向Cpsl_CamP输STD_LOGIC第五路 CameraLinkwrDw nE_o出PowerDow nCpsl_CamC lkE_o输出STD_LOGIC第五路Cam

16、eraLink时钟app_af_wren输出STD_LOGICMIG缓存地址和命令的 fifo 与使能信号咼电平 有效DDR2控制 器app_af_ad输STD_LOGIC_VECTCRMIG地址总线dr出(30 DOWNTO 0)app_af_cm输STD_LOGIC_VECTCRMIG读写命令控制信号d出(2 DOWNTO 0)clkO_tb输STD_LOGICMIG用户界面同步时钟端口名端 口 类 型信号类型描述来源/去向入app_af_af ull输入STD_LOGIC缓存地址和命令的 fifo快满信号rd_data_valid输入STD_LOGIC读出数据有效信号，与有效数据同步rd

17、_data_fifo_out输入STD_LOGIC_VECTC(63 DOWNTO 0)RMIG用户界面读数据总线CameraLink接口信号时序如图2.2所示：图2.2 CameraLink图像采集电路的时序图2.3功能实现Cameralink图像采集接口电路主要包含两个子模块，如图4.59所示，数据读取分发模块负责从DDR2中读取处理好的CMO图像，并按指定的数据编排要求分发给5路CAMERALIN数据缓冲输出模块，数据缓冲输出模块完成5路CAMERALIN数据的缓冲，并按指定时序要求发送给DS90CR287图 2.3 CameraLink 图像采集软件流程框图2.3.1 数据读取分发模块

18、数据读取分发模块负责在帧行同步信号的控制下，按照地址使能和地址信号从DDR2中读取处理好的CMO图像数据，并按指定的数据编排要求发送给camerali nk数据缓冲输出模块。该模块也分为两个子模块： 地址映射模块和读取 DDF模块。地址映射模块的主要功能是根据被测 FPGA给的行地址转化成对应 DDR的行起始地址，转化完成后把DDR地址发给DDR读取模块，DDRS取模块负责把该行的10240个像素（12bit ）全 部读取到五路缓冲模块中。2.3.2 数据缓冲输出模块缓冲模块总共有五路，把一行图像数据平均分到五路缓冲后输出。每路CameraLink缓冲模块包括2个双口 RAM采用乒乓读写的工作模式，一个双口RAM读DDR数据的同时另一个双口 RAM发送数据。双口 RAME置为两端口独立时钟模式， 以隔离DDR时钟和CamerLink数据域的时钟。另外，两端口可以配置为不同的数据 位宽，以方便实现DDR2数据位宽64位到16位数据位宽的变换。由于CamerLink输 出时 12位的，因