基于过采样技术 CDR 分析及应用

1、基于过采样技术CDR分析及应用*尹勇生*1 胡永华1 高明伦12(1合肥工业大学微电子研究所（485信箱） 合肥 230009 2南京大学物理系微电子设计研究所 南京 210093)*E-mail:摘要：在串行数据通信领域中，过采样法CDR是一种便于单芯片集成、具有快速同步特点的低成本数字技术。文中经过理论分析给出了一个基于过采样技术的时钟数据恢复电路（CDR）设计。该设计采用4倍过采样技术并使用多数判决规则从输入数据位流中提取时钟和恢复数据。实验结果表明在至少1/4位宽抖动容差范围内，传输系统满足面向USB应用的差错率设计要求。该分析与设计过程对其他计算机外围串行通信的实现也有一定程度的借鉴

2、意义。 关键词：时钟数据恢复，过采样，NRZIAnalysis and Application of CDR Circuit Using OversamplingYin Yongsheng*1, Hu Yonghua1 and Gao Minglun12(1Institue of VLSI Design, Hefei University of Technology, Hefei 230009, P. R. China 2 Institute of VLSI Design, NanjingUniversity, Nanjing 210093, P. R. China)Abstract: In

3、serial data communication domain, clock and data recovery (CDR) using oversampling is a low-cost “fast retiming” technique that is capable of monolithic implementation using standard digital CMOS process. This paper presents a CDR circuit based on oversampling. The design uses 4x oversampling rate,

4、that is, a FSM is constructed to get four equidistant samples per bit cell then extract clock and data from input data dreams uses a majority decision algorithm. The simulation results show that the specified bit error rate oriented to USB2.0 is achieved in the presence of at least 1/4 bit cell jitt

5、er. We believe that the analysis and design are useful for other serial data communication of computer peripherals. Keywords: Clock and data recovery, oversampling, NRZI1. 引言与并行传输方式相比，串行传输只需要一条传输通路，同时避免了并行通路之间的精确匹配问题。因此，数字通信中的中远距离数据传输系统大都采用串行传输方式，如同步光纤网（SONET, Synchronous optical network）和以太网1。近来，随着

6、传输速率的增加，像计算机-外设间互连和芯片-芯片间互连这样一些以前采用并行传输方式的应用也改为采用串行传输。相应的一些标准也随之出台，如USB、IEEE1394和PCI Express等。在串行数据传输中，数据在固定定时信号的控制下进行传送；又由于通道资源的限制，一般不会在数据之外另传送定时信息。因此对接收端来说，唯一能够区别被传送数据位信息的依据就是各数据位在时间上的次序。在传送速率、码元宽度恒定的前提下，接收端必须从数据位流中提取出时钟和数据信息，从而可以在所提取时钟信号控制下对数据做进一步处理，如解码、串并转换等。这个过程叫时钟数据恢复（CDR, Clock Data Recovery）

7、，或者叫位同步2。*通常有两种方法用来实现CDR，锁相环法（PLL, Phase-Locked Loop）和过采样法（Oversampling）。锁相环法是通过反馈环路将接收端的时钟沿与从输入数据位流中检测到的边沿对齐，从而提取时钟并用提取的时钟采样数据位流来恢复数据。过采样法则是以本地高于系统速率几倍的采样速率在一个数据位宽度内采样多次，然后再根据某种判决算法从多次采样的数据中恢复出正确的时钟和数据。两者根本的区别在于PLL试图在数据位时间间隔内最优化的一点上采样数据，而过采样法则是通过随机的等距离多次采样来获得额外的数据信息，以做进一步处理。一般情况下，过采样法主要用于低速通信，如计算机之

8、间或者计算机外围通信，而PLL法则应用于电信领域。部分原因是因为PLL有助于消除时钟抖动（Jitter），而过采样法不仅不能减少抖动，还将自身产生的抖动也加入到数据位流中去。但过采样法是一种易于设计、便于用标准CMOS工艺做单芯片集成的低成本数字技术，更重要的是它能够满足一些接收模块所要求的快速同步。相比之下，PLL在同步速度方面要受到同步建立时间的约束。近来计算机外设的传输速率有很大的提高，如USB2.0国家自然科学基金资助项目，批准号90307011已达到480Mbps3，但过采样法被证明仍然可以适用于这样的传输速率。过采样法可以分为两种：一种是用几倍于发送时钟频率的本地参考时钟对数据位流

9、采样，可以叫时间过采样；另一种是用本地产生的多相时钟对数据位流采样，也叫空间过采样，其采样倍数取决于相位差。显然，后者更适用于高速率的接收端。2. 相关工作文献4基于概率分析比较了PLL法和过采样法的特点和性能。在推导差错率的过程中，不仅考虑了加性噪声的影响，还引入了采样时间不确定性或者说抖动带来的影响。分析结果表明，在理想的无抖动或抖动非常小的情况下PLL产生比过采样更小的差错率，而在抖动稍大的情况下则相反。这说明PLL消除抖动的性能如何是评价两者表现的关键。另外，由于推导结果的过程是全解析式分析过程，所以该结果表达式也可以用来预测所有基于PLL和过采样CDR的误比特率（BER）。在遵守G比

10、特速率串行化/反串行化标准中关于抖动容差规定的前提下，文献5研究了用过采样法实现CDR的若干问题。作者证明采样速率并不是影响CDR性能的主要因素，而如何以合理的硬件代价、采用好的判决算法在有限采样点中拾取正确数据才是问题的关键。与文献4不同，作者用统计模拟结果的方法来验证BER。文献6给出了一个用空间过采样法恢复数据的例子。输入的数据位流被本地多相时钟以3倍的过采样速率采样，然后相位拾取逻辑从诸多采样数据中恢复出正确数据。该相位拾取算法先在一个3字节的数据窗口中根据位电平转换的点数累计值确定位边界，再根据位边界拾取中间位置数据作为被恢复数据。最终该芯片通过8:1时分复用多路选择器在0.5um

11、CMOS工艺下实现了4.0Gbps的传输速率。3. 设计符合USB规范的过采样CDR 3.1 USB协议的相关规定USB(Universal Serial Bus)使用不归零反转（NRZI, Non Return to Zero Invert）编码和差动信号传输数据，这可以帮助保证数据的完整性并降低噪声。NRZI编码是单极性空号差分码，属于相对编码类型。这种编码方案要求遇到“0”转换，遇到“1”保持，所以接收端只要检测是否有电平转换就可以鉴别发送的数据，而不像绝对码那样需要比较信号电平和门槛电平后才能得到数据2。这在噪声环境中有助于提高数据传输的可靠性。但是当数据包含长串连续的“1”时，非归零

12、码呈现连续固定电平，而导致无法提取定时信息，所以USB协议引入了位填充机制以解决这个问题：发送端要在连续六个“1”之后插入一个“0”填充位到数据位流中；接收端则在连续接收六个位宽的同一固定电平后识别出填充位并舍弃之。为在抖动容差的许可范围内（加减1/4位宽）对数据位流正确解码，USB规范推荐使用4倍过采样技术恢复数据。表1是USB 2.0规范给出的全速传输抖动预算值，既包括发送端产生的抖动，也包括接收端自身产生的抖动。USB对抖动的定义如图1所示，其来源包括：差动驱动器延迟所造成的两个差动信号边沿不匹配、内部时钟源的抖动、噪声及其他随机因素。图中的成对差动数据转换是指当前JK/KJ转换之后仍然

13、是JK/KJ转换的情况，而连续差动数据转换则指连续的J或者连续的K状态。表1 USB全速传输抖动预算3 Table 1 USB full-speed jitter budget 3Jitter sourceFull-speedNext transitionEachTotalSource driver jitter 2.0 2.0 1.0 1.0Source frequency tolerance 0.21bit 1.5 3.0Source jitter total 3.54.0Hub jitter3.0 15.0 1.05.0Jitter specification18.5 9.00.21bi

14、t 3.0Data Lines图1 USB数据抖动的定义3 Fig. 1 USB data jitter taxonomy 33.2 基于过采样技术CDR的分析如上述，文献4基于加性噪声信号模型分别分析了PLL和过采样CDR相对不同信噪比和抖动的BER表现。信号模型为u(t|m)=s(t|m)+n(t)A,t=0,m=0s(t|m)=A,t=0,m=1(1) 0,|t|T/2其中n(t)为一随机过程，为独立的随机变量，分别代表加性噪声和信号抖动。在n(t)是高斯过程且服从正态分布的前提下，PLL法的差错率解析式为PPLLerr=12×+T/2(2)Tdy×erf/22其中误

15、差函数erf(x)=2xezdz。前提同上，在3倍等距过采样且采用多数判决规则时，过采样CDR的差错率为Perr(t0)P(t0)Pos+P(t0)P+err(t0)err=f(t0)×(3)其中， +P+err(t0)Perr(t0)2Perr(tP(t+0)0)Perr(t0)t0=0P(t)=dxf±err0n(x),Perr(t0)=Perr(t0±Ts(t0|1)由式（2）（3）得到图2。从图中可以看出，在方差>0的情况下，过采样的差错率比PLL要小。即使考虑了PLL会减小甚至消除抖动，那么两者的表现至少也是相当的。3.3 USB接口芯片中CDR的

16、设计根据上述Braunisch的分析，我们有理由基于4倍过采样技术和多数判决规则设计适用于USB的CDR，并保证其差错率符合USB规范。Braunisch关于BER的推导是基于3倍过采样的多数判决算法（3个采样点中采样值相同的2个决定所提取数据值），由此容易推断本文中基于4倍过采样（4个采样点中采样值相同的3个决定所提取数据值）的多数判决所产生的BER会更低，足以满足USB规定的BER10-12。图2 PLL与过采样差错率对比图 =0, 0.5, 1, 2, 10 4Fig. 2 Probability of error for PLL and oversampling undervariou

17、s degrees of time uncertainty. =0, 0.5, 1, 2, 10 4Sync patternPIDInformationCRCEOPPackage图3 USB 数据包格式 Fig. 3 USB package formatUSB的数据包格式如图3。包头是同步序列，之后是有效数据，最后是包结束符。同步序列在USB低速、全速和高速等不同传输速率下提供的定时信息使得接收端能够同步于输入数据位流。但在当前设计中只考虑全速（12Mbps）这一种情况。根据USB协议，全速CDR的抖动容差应为20ns，约占位宽83.3ns的四分之一。为满足此要求，我们设计了一个基于4倍过采样

18、CDR的状态机，采样及抖动容差的分析如图4。在随机等距4倍采样时，抖动容差至少可以达到1/4位宽（21ns），能够满足USB协议要求的20ns。在图中抖动存在的情况下提取数据要依靠多数判决算法，该算法在状态机中实现。图5 CDR状态转移 Fig. 5 CDR state transitionsCDR电路的状态转移如图5示。这里共定义了12个状态。理想的无抖动情况下，每个位单元被采样4次，提取“1”的状态转移为S4Æ S5Æ S6Æ S7-> S4/ S0，提取“0”的状态转移为S0Æ S1Æ S2Æ S3-> S0/ S4

19、。抖动容差为1/4位宽时，提取“1”的状态转移为S4Æ S5Æ S6-> S0和S4Æ S5Æ S6Æ S7Æ S4- >S5/S8，提取“0”的状态转移为S0Æ S1Æ S2-> S4和S0Æ S1Æ S2Æ S3Æ S0- >S1/S8。这样，抖动容差足以满足USB要求。为进一步增加系统的健壮性， 将S1Æ S2和 S5Æ S6设计为无条件状态转移，从而使沿缩短位宽方向的抖动容差增至1/2位宽。其余状态Sa和 Sb的作用是监视U

20、SB总线闲置状态（Sa），然后在检测到总线恢复状态（全速数据K状态）后转入上述各CDR工作状态。进一步经状态分配（表2）后，该状态机可以直接从二进制状态码的bit1提取定时信息，从bit2恢复所传输数据。3.4 模拟结果根据以上叙述，我们用Verilog 语言对该CDR状态机做了RTL级描述，图6是CDR电路在所设表2 状态分配 Fig. 2 State assignment000101图6 CDR在USB接口芯片中的应用 Fig. 6 CDR applied to USB interface计USB接口芯片中的应用示例，图7是电路的布局布线后模拟波形。图6中灰色模块为上述状态机；NRZI解码

21、模块使用恢复的时钟做数据同步（具体采样时刻可以在一个位宽范围内调节）；系统时钟在本地时钟和恢复时钟之间切换，不仅用于接收数据还用于发送数据。图7中信号与图6中信号相对应，分别如下：local_clk是本地48M参考时钟；4_dvr_clk是local_clk的四分频时钟，在芯片中用来发送数据；sys_clk是rcv_clk和4_dvr_clk切换的结果；rcv_clk是从输入数据中提取的时钟；os_state为状态机状态；data_in为输入数据；ata_valid标识数据包有效信息的起始。波形显示了一个完整数据包恢复的情况。前8位数据是同步序列，其后是有效包信息。当ata_valid信号有效

22、时，sys_clk切换到与rcv_clk同步以接收数据，其余时刻与4_dvr_clk同步。为此搭建的测试平台验证了在抖动容差范围内CDR电路工作正常，在此不作过多叙述。4 结论本文在理论分析的基础上描述了一个基于过采样技术时钟数据恢复电路的设计。虽然具体实现是面向一个USB接口芯片，但文章提供的分析与设计过程对其他串行通信，尤其是计算机外围通信的实现有一定程度的借鉴意义。另外，鉴于串行通信的优点，已经有芯片间采用串行互连的例子，随着集成度的提高，芯片内大规模互连采用串行方式也并非不可能。这有待于进一步研究。参考文献1 鲁士文数据通信与ATM网络M北京：清华大学出版社，19982 樊昌信通信原理M北京：国防工业出版社，19843 Universal Serial Bus Specification, Revision