触发器的实现

1、触发器的实现触发器的实现 1构成触发器的基本逻辑单元 基本RS触发器各种不同功能触发器实现的原理不尽相同，下面以图1中由G1、G2构成的电路为例，介绍触发器的基本原理。图1（a）是用与非门组成的基本RS触发器的示意图。、为触发器信号输入端，Q、 为输出端。与非门G1的输出端Q反接到与非门G2的输入端，与非门G2的输出端反接到与非门G1的输入端。设两个与非门输出端的初始状态分别为Q = 0, =1。当输入端= 0，= 1时，与非门G1的输出端Q将由低电平转变为高电平，由于Q端被接到与非门G2的输入端，G2的两个输入端均处于高电平状态，使输出端由高电平转变为低电平状态。因被接到G1的输入端，使G1

2、的输出状态仍为高电平。即触发器被 “置位”，Q =1, = 0。 （a）基本RS触发器 （b）逻辑符号 （c）基本RS触发器 （d）逻辑符号图1 用与非门组成的基本RS触发器及逻辑符号触发器被置位后，若输入端= 1，= 0，G2门的输出端将由低电平转变为高电平，由于端被接到G1门的输入端，G1门的两个输入端均处于高电平状态，使输出端Q由高电平转变为低电平状态。因Q被接到G2门的输入端，使G2门的输出状态仍为高电平。即触发器被 “复位”，Q = 0, =1。触发器被复位后，若输入端= 1，= 0，G1门的两个输入端均处于高电平状态，输出端Q仍保持为低电平状态不变，由于Q端被接到G2门的输入端，使

3、端仍保持为高电平状态不变。即触发器处于“保持”状态。将触发器输出端状态由1变为0或由0变为1称为“翻转”。当= 1，= 1时，触发器输出端状态不变，该状态将一直保持到有新的置位或复位信号到来为止。不论触发器处于何种状态，若= 0，= 0，G1、G2门的输出状态均变为高电平，即Q =1, =1。此状态破坏了Q与间的逻辑关系，属非法状态，这种情况应当避免。基本RS触发器真值表如表1所示，其中Qn表示接收信号之前触发器的状态，称为“现态”；Qn+1表示接收信号之后的状态，称为次态。式（1）是描述基本RS触发器输入与输出信号间逻辑关系的特性方程。由特性方程可以看出，基本RS触发器当前的输出状态Qn+1

4、不仅与当前的输入状态有关而且还与其原来的输出状态Qn有关。这是触发器的一个重要特点。基本RS触发器的逻辑符号如图1（b）所示，在一些文献中基本RS触发器的电路结构和逻辑符号用图1（c）和（d）表示。 （1）表1 RS触发器真值表QnQn+1000011110011001101010101非法状态010非法状态011基本RS触发器是构成各种不同功能集成触发器的基本单元，触发器的“置0”、置“1”就是通过基本RS触发器来实现的。如果在基本RS触发器的每个输入端前面都接一个非门，就构成了基本RS锁存触发器。其功能如下：当S=1，R= 0时，无论触发器原输出状态如何，输出端都将变为Q =1, = 0；

5、当S= 0，R= 1时，输出端都变为Q = 0, =1。如图2所示。图2 基本RS锁存触发器若在基本RS触发器电路基础上附加各种控制门与反馈，可以得到不同功能及不同触发方式的触发器。在讨论各种触发器时，我们只关心其功能与触发方式，而不涉及内部的具体电路。2触发器各种触发方式的实现基本RS触发器的输入端一直影响触发器输出端的状态，按控制类型分属于非时钟控制触发器。其基本特点是：电路结构简单，可存储一位二进制代码，是构成各种时序逻辑电路的基础；其缺点是输出状态一直受输入信号控制，当输入信号出现扰动时输出状态将发生变化；不能实现时序控制，即不能在要求的时间或时刻由输入信号控制输出信号；与输入端连接的

6、数据线不能再用来传送其他信号，否则在传送其他信号时将改变存储器的输出数据。为了克服非时钟触发器的上述不足，给触发器增加了时钟控制信号CP。对CP的要求决定了触发器的触发方式。触发方式是使用触发器必须掌握的重要内容。下面简单介绍实现各种触发方式的基本原理。（1）电平控制触发实现电平控制的方法很简单。如图3（a）所示，在上述基本RS锁存触发器的输入端各串接一个与非门，便得到电平控制的RS触发器。只有当控制输入端CP =1时，输入信号S、R才起作用（置位或复位），否则输入信号R、S 无效，触发器输出端将继续保持原状态不变。图3（b）为电平控制RS触发器表示符号，其特性方程与式（1）相同，其真值表如表

7、2所示。表2 电平控制RS触发器真值表CPSRQn+1000011110011001101010101Qn（保持）Qn（保持）Qn（保持）Qn（保持）Qn（保持）01非法状态 (a) (b)图3 时钟状态控制RS触发器及符号电平控制触发器克服了非时钟控制触发器对输出状态直接控制的缺点，采用选通控制，即只有当时钟控制端CP有效时触发器才接收输入数据，否则输入数据将被禁止。电平控制有高电平触发与低电平触发两种类型。（2）边沿控制触发图4 脉冲沿及表示符号电平控制触发器在时钟控制电平有效期间仍存在输入干扰信息直接影响输出状态的问题。时钟边沿控制的触发器是在控制脉冲的上升沿或下降沿到来时触发器才接受输入信号的触发，与电平控制触发器相比可增强抗干扰能力，因为仅当输入端的干扰信号恰好在控制脉冲翻转瞬间出