触发器的电路结构与动作特点

1、触发器的电路结构与动作特点：置位输入；：复位输入)和一对互补的数据输出端(Q和)。Q=1,=0时，锁存器处于置位状态；Q=0,=1时，锁存器处于复位状态。 和 有四种组合，如果无效，无效，锁存器的状态将与初态相同；如果有效，无效，锁存器的状态将为Q=1,=0；如果无效，有效，锁存器的状态将为Q=0,=1；如果有效，有效，锁存器的状态将是不确定的。如何理解最后一种输入组合呢？（a）电路结构RS锁存器可以（并且只可以）存储一个二进制位，要么存储1，要么存储0。如果我们想存储1，就在 端加上一个负脉冲。所谓的负脉冲，就是一个由高电平跳变到低电平，然后再由低电平跳变到高电平的信号。当 由高电平跳变到低

2、电平时，=0，=1，Q=1,=0，锁存器的状态为1；当 由低电平跳变到高电平时，=1，=1，锁存器的状态保持不变，仍为1。换句话说，负脉冲到来时，锁存器的状态为1；负脉冲消失后，锁存器维持这个一状态。同理，如果我们想存储0，我们就在 端加上一个负脉冲。那么，同时在 端和 端加上负脉冲是什么意思呢？难道既要存储1，又要存储0？显然，这种要求在逻辑上是矛盾的，也是无法实现的。我们不可能提出这种无理要求。那么，这种输入组合又是怎么出现的呢？哇！一定是干扰（或噪声）在作怪！干扰的存在，可能会使锁存器误动作。假如我们要存储“1”，我们就在端加上一个负脉冲P1当P1到来时，=0，=1，Q=1,=0。如果P

3、1结束前，在 端出现一个干扰脉冲P2，那 么我们有 0，0，Q=1, =1，问题就发生了。问题发生后，我们可就三种简单的情况进行分析。若P2比P1先消失，我们有 0，1，Q=1, =0。在这种情况下，锁存器的状态为“1”；若P1比P2先消失，我们将有 1，0，Q=1, =0，在这种情况下，锁存器的状态为“0”；还有一种情况是P2与P1同时消失，我们将有 1，1,因为此前Q=1, =1，所以每个与非的输入都是全“1”，由于这两个与非门的传输延迟时间不同，因此工作速度稍快一些的与非门输出率先为“0”，这将使另一个与非门的输出保持为“1”。由于干扰脉冲的出现和消失是随机的，我们无法预知P2

4、与P1哪个先消失。由于器件参数的离散性，我们也无法预知那个与非门的传输时间较短。所以，锁存器的状态将是不定的。RS锁存器的用途之一是构成“防抖动电路”。我们知道，数据通常经过机械开关输入数字系统。机械开关动作时，触点将会抖动。抖动是指开关的两个触点要经历一个常达数毫秒的接通、断开，再接通、再断开，循环往复，直至最后接通的过程。数毫秒的振荡在数字系统中是不可接受的。假如开关接通表示“1”，断开表示“0”，我们将开关接通是期望输入一个“1”，结果却输入拉一连串的“1”和“0”。锁存器或触发器易受干扰的影响。例如，RS锁存器的初态为0，如果在 （a）电路结构我们看到，在CP的控制下，锁存器并非随时受

5、输入信号的影响。只有当CP信号为“1”时，输入信号才会起作用。CP信号即时钟信号，时钟信号是数字系统的时间基准，用来协调（或同步）数字系统中各部分的动作。鉴于时钟信号的重要性，设计者们采取各种措施保证其信号质量，使之避免干扰。在数据信号不可靠而时钟信号相对可靠的条件下，采用窄时钟脉冲将显著提高锁存器的抗干扰能力。除了改善抗干扰能力，CP信号还起另一个作用：消除竞争冒险。假如R信号由0变1，S信号由1变0，理想情况下，Q和 将同时变化，Q由1变0， 由0变1。实际上，由于传输路径不同，R、S到达锁存器会有时间差。我们不妨假设S信号落后于R信号t秒。这样，锁存器将在t秒内处于S=1，R=1的非正常

6、工作状态，输出Q=1, =1，这样的输出在数字系统内产生尖峰脉冲，导致逻辑错误。为了消除这种竞争冒险现象，我们可以引入CP信号，CP信号使锁存器接收输入信号的时间至少推迟了t秒，输入信号稳定后才允许锁存器进行逻辑运算。这种情况下，CP信号也叫选通脉冲。在集成电路（a）基本形式(a)(b)（a）电路结构 （b）图形符号主从RS触发器由两个脉冲选通RS锁存器级联而成。这两个脉冲选通RS锁存器的CP信号是互补，因此前级接收信号时，后级就不接收信号；后级接收信号时，前级就不接收信号。在CP=1期间，前级接收输入信号，后级不接收输入信号。如果输入信号多次变化，前级的输出（即后级的输入）也将随之多次变化，

7、但后级的输出不变。在CP由1变0那一刻，后级接收输入信号，后级输出将随之变化。但是，因为CP0期间，前级不接收输入信号，它的输出将不再变化，它将保持CP由1变0那一刻的状态。所以后级的输出也将保持CP由1变0那一刻的状态。请注意，前级的输入就是触发器的输入，后级的输出就是触发器的输出，所以，主从触发器的动作特点是，在CP的一个周期内，触发器在CP1期间接收信号，但是输出最多变化一次。输出变化的时刻位于CP下降沿，即CP由1变0的时刻。边沿触发器的抗干扰能力比主从触发器又提高了一步。边沿触发器由脉冲选通锁存器和脉冲边沿检测器组成。脉冲边沿检测器 脉冲选通锁存器脉冲边沿检测器实现时钟信号脉冲宽度变换的功能，在CP上升沿到来时，它产生一个极窄的正脉冲，一般为若干纳秒。于是，脉冲选通锁存器接收输入信号的时间被限制在这几纳秒之内。输入信号在这个脉冲出现时已然稳定且在脉冲持续期无变化，那么，锁存器的输出将仅仅取决于CP由0变1时刻的输入。所以，边沿触发器的动作特点是，在CP的一个周期内，触发器在CP的边沿时刻接收信号并使输出变化。如果我们不是如此倒霉，以致干扰就在CP边沿出现的话，边沿触发器将不会因为干扰