触发器与时序逻辑电路

1、第11章 触发器与时序逻辑电路组合电路的输出仅与输入有关，而时序电路的输出不仅与输入有关而且与电路原来的状态有关。组成数字电路的重要单元电路是触发器（Flip-Flop）。 本章首先介绍触发器和同步时序电路的分析，然后介绍寄存器、计数器等常用集成时序电路，最后对异步时序电路的分析也给予了简单介绍。11.1 触发器11.1.1 基本RS触发器触发器有两个稳定的状态，可用来表示数字0和1。按结构的不同可分为，没有时钟控制的基本触发器和有时钟控制的门控触发器。基本RS触发器是组成门控触发器的基础，一般有与非门和或非门组成的两种，以下介绍与非门组成的基本RS触发器。1电路结构与符号图11-1 基本RS

2、触发器的真值表Qn+10101101011Qnn0011 用与非门组成的RS触发器见图11-1。图中为置1输入端，为置0输入 端，都是低电平有效，Q、 为输出端，一般以Q的状态作为触发器的状态。表 图11-1 与非门组成的基本RS触发器 2工作原理与真值表（1）当=0，=1时，因=0，G2门的输出端，G1门的两输入为1，因此G1门的输出端Q=0。（2）当=1，=0时，因=0，G1门的输出端Q=1，G2门的两输入为1，因此G2门的输出端。（3）当=1，=1时，G1门和G2门的输出端被它们的原来状态锁定，故输出不变。（4）当=0，=0时，则有。若输入信号=0，=0之后出现=1，=1，则输出状态不确

3、定。因此=0，=0的情况不能出现，为使这种情况不出现，特给该触发器加一个约束条件=1。 由以上分析可得到表11-1所示真值表。这里Qn表示输入信号到来之前Q的状态，一般称为现态。同时，也可用Qn+1表示输入信号到来之后Q的状态，一般称为次态。3 时间图?QSRQ.时间图也称为波形图，用时间图也可以很好的描述触发器，时间图分为理想时间图和实际时间图，理想时间图是不考虑门电路延迟的时间图，而实际时间图考虑门电路的延迟时间。由与非门组成的RS触发器理想时间图见图11-2。图11-2 RS触发器的理想时间图门控触发器在数字系统中，为了协调一致地工作，常常要求触发器有一个控制端，在此控制信号的作用下，各

4、触发器的输出状态有序地变化。具有该控制信号的触发器称为门控触发器。门控触发器按触发方式可分为电位触发、主从触发和边沿触发三类；按逻辑功能可分为RS触发器、D触发器、JK触发器、T触发器等四种类型。触发器的重点是它的逻辑功能和触发方式。1. 门控RS触发器（1） 电路结构与符号图门控RS触发器见图11-3。图中C为控制信号，也称为时钟信号，记为CP。当门控信号C为1时，RS信号可以通过G3，G4门，这时的门控触发器就是与非门结构的RS触发器，当门控信号为0时，RS信号被封锁。（2）真值表 由图11-3可见，C=1时S、R的作用 图11-3 门控RS触发器正好与基本SR触发器中的、的作用相反，由此

5、可得到门控SR触发器的真值表如表11-2所示。表11-3 门控RS触发器的特性表 S R 0 0 0 0 0 101 0 1 0 0 1 100 1 0 0 1 0 111 1 1 0 1 1 111不允许表11-2 门控RS触发器的真值表SRQ0101101000Qnn1111注意，对于门控RS触发器，输入端S、R不可同时为1，或者说SR=0为它的约束条件。（3） 特性表 根据以上分析可见触发器的次态Qn+1不仅与触发器的输入S、R有关，也与触发器的现态Qn有关。触发器的次态Qn+1与现态Qn以及输入S、R之间的真值表称为特性表。由表11-2 门控RS触发器的真值表可得到其特性表，其表如表1

6、1-3所示。（4） 特性方程触发器的次态Qn+1与现态Qn以及输入S、R之间的关系式称为特性方程。由特性表可得门控RS触发器的特性方程为：RS=0（约束条件）。2门控D触发器把门控RS触发器作成图11-4的形式，有，将这两式代入，得到其特性方程为： =D+DQn =D该形式的触发器称为D触发器或D锁存器。图11-4 D触发器3门控JK触发器门控JK触发器的电路如图11-5所示，与门控RS触发器相比较S=J，R=KQ。将S=J，R=KQ代入门控RS触发器的特性方程后得到门控JK触发器的特性方程为：Jn+Qn 同时我们也可以看到JK触发器不需要约束条件，它的真值表如表11-4所示。表11-4 JK

7、触发器的真值表JKQn+100Qn01010111n &&&&JKCPQQ. 4. 门控T触发器图11-6所示电路，是由门控JK触发器组成的门控T触发器。令J=K=T代入JK触发器特性方程得到T触发器特性方程为： &&&&TCPQQ. 所谓T触发器就是有一个控制信号T，当T信号为1时，触发器在时钟脉冲的作用下不断的翻转，而当T信号为0时，触发器状态保持不变的一种电路。图11-6 T触发器11.1.3 主从触发器 主从触发器由两个门控触发器组成，接收输入信号的门控触发器称为主触发器，提供输出信号的触发器称为从触发器。下面介绍主从RS

8、触发器、主从D触发器和主从JK触发器。11-7 主从RS触发器结构与逻辑符号1. 主从RS触发器 （1） 电路结构与工作原理电路结构与逻辑符号见图11-7。主从RS触发器由两级与非结构的门控RS触发器串联组成，各级的门控端由互补时钟信号控制。 当时钟信号CP=1时，主触发器控制门信号为高电平，R，S信号被锁存到Qm端，从触发器由于门控信号为低电平而被封锁；当时钟信号CP=0时，主触发器控制门信号为低电平而被封锁，从触发器的门控信号为高电平，所以从触发器接受主触发器的输出信号。 （2） 特性方程从以上分析可见，主从RS触发器的输出Q与输入R、S之间的逻辑关系仍与可控RS触发器的逻辑功能相同，只是

9、R、S对Q的触发分两步进行，时钟信号CP=1时，主触发器接收R、S送来的信号；时钟信号CP=0时，从触发器接受主触发器的输出信号。故主从触发器的特性方程仍为： 约束条件为： SR=0 2 . 主从D触发器 （1） 结构与工作原理图11-8 主从D触发器的结构和逻辑符号 使用两个D锁存器可以构成一个主从D触发器，见结构与逻辑符号图11-8，两个锁存器分别由CP信号门控，当CP=0时，主D锁存器控制门被打开，当CP=1时从D锁存器控制门被打开。 （2） 特性方程与主从RS触发器类似，主从D触发器使用两个D锁存器构成，只是改变了触发器的触发方式，并没有改变其功能，故其特性方程任为：3. 主从JK触发

10、器 （1） 结构与符号图主从RS触发器加二反馈线组成的主从JK触发器如图11-9所示。2特性方程 将S=Jn，K=RQn，代入主从RS触发器的特性方程后得到主从JK触发器的特性方程为： 图11-9 主从JK触发器结构与逻辑符号11.1.4 边沿触发器主从触发器需要时钟的上升沿和下降沿才能正常的工作，下面我们介绍一种只需要一个时钟上升沿（或下降沿）就能工作的触发器，这就是边沿触发器。图11-10 维持阻塞D触发器边沿触发器从类型上可分为RS、D、JK等，从结构上分为维持阻塞边沿触发触发器、利用传输延迟时间的边沿触发器等。1. 维持阻塞D触发器（1）电路结构与符号图图11-10是维持阻塞D触发器的

11、电路和逻辑符号图。图11-10中G1和G2组成基本RS触发器，G3和G4组成门控电路，G5和G6组成数据输入电路。 2 工作原理和特性方程在CP=0时，G3和G4两个门被关闭，它们的输出G3OUT=1，G4OUT=1,所以D无论 怎样变化，D触发器保持输出状态不变。 但数据输入电路的G5OUT=，G6OUT=D。CP上升沿时，G3和G4两个门被打开，它们的输出只与CP上升沿瞬间D的信号有关 。当D=0时，使G5OUT=1，G6OUT=0，G3OUT=0，G4OUT=1，从而Q=0。当D=1时，使G5OUT=0，G6OUT=1，G3OUT=1，G4OUT=0，从而Q=1。在CP=1期间，若Q=0

12、，由于（3）线（又称置0维持线）的作用，仍使，G3OUT=0，由于（4）线（又称置1阻塞线）的作用，仍使G5OUT=1，从而触发器维持不变。在CP=1期间，若Q=1，由于（1）线（又称置1维持线）的作用，仍使G4OUT=0，由于（2）线（又称置0阻塞线）的作用，仍使G3OUT=1，从而触发器维持不变。维持阻塞D触发器的特性方程与主从D触发器的相同。图11-11利用传输延迟时间的JK边沿触发器2. 利用传输延迟时间的边沿触发器利用传输延迟时间的JK边沿触发器的电路与逻辑符号见图11-11。由图可以看出，G1、G3、G4和G2、G5、G6组成RS触发器，与非门G7和G8组成输入控制门，而且G7和G

13、8门的延迟时间比RS触发器长。触发器置1过程：（设触发器初始状态，J=1，K=0。）当CP=0时，门G3OUT=0、G6OUT=0、G7OUT =1和G8OUT =1，G4OUT =1和G5OUT =0，RS触发器输出保持不变。当CP=1时，门G3与G6解除封锁，接替G4与G5门的工作，保持RS 触发器输出不变，经过一段延迟后和。 当CP下降沿到来时，首先，而和的状态由于G7和G8存在延迟时间暂时不会改变，这时会出现暂短的，的状态，使。随后使，。经过暂短的延迟之后，和，但是对RS触发器的状态已无任何影响，同时由于CP=0将G7和G8即使J和K发生变化对触发器也不会有任何影响。触发器置0过程：由

14、于触发器对称，所以触发器置0过程同置1过程基本相同。 实际中有很多种集成触发器，下面介绍几种。1. 四 RS触发器74279 图11-12是4RS触发器74279的符号图。表11-5是它的特性表。该触发器就是基本RS触发器，但是有两个与逻辑的置1输入端。输入信号低电平置位和复位。其中左图是流行符号，右图是IEEE符号。该触发器输出互补信号，有多种封装形式，外引线为16条，输入端加有箝位二极管。图 11-12 RS触发器74279的符号图11-5 四RS触发器74279特性表输 入输 出 1 10 11 00 0Q100保持置1置0不允许 2. 7474上升沿触发的双D触发器输 入输 出 CLK

15、 DQ 0 1 X X1 0 X X0 0 X X1 1 01 1 11 1 0 X1 0 预置10 1 预置0Illega l 非法0 1 置01 0 置1Q0 保持7474是常用的D 触发器。它的符号见图11-13，其中左图是流行符号，右图是IEEE号。表11-6 边沿D触发器的特性表它的特性表见表11-6。图11-13 7474的符号 3. 双JK触发器7473 7473是常用的JK 触发器。它的符号见图11-14，它的特性表见表11-7。表11-7 7473特性表输 入 输 出 CLK J K Q 0 X X X1 0 X X1 0 01 0 11 1 01 1 10 1 清0 Q0

16、保持 Q0 保持 0 1 置0 1 0 置1 Qn 翻转 图11-14 7473的符号图 6. 触发器的触发方式及使用中注意的问题所谓触发器的触发方式是指触发器在控制脉冲的什么阶段（上升沿、下降沿和高或低电平期间）接收输入信号改变状态。门控触发器是在门控脉冲的高电平期间接收输入信号改变状态，故为电平触发方式。门控触发器存在的问题是“空翻”，所谓空翻就是在一个控制信号期间触发器发生多于一次的翻转，比如，门控T触发器在控制信号为高电平期间不停的翻转。这种触发器是不能构成计数器的。主从触发器是在门控脉冲的一个电平期间主触发器接收信号；另一个电平期间从触发器改变状态，故为主从触发方式。这种触发器存在的

17、问题是主触发器接收信号期间，如果输入信号发生改变，将使触发器状态的确定复杂化，故在使用主从触发器时，尽可能别让输入信号发生改变。边沿触发器是在门控脉冲的上升沿或下降沿接收输入信号改变状态，故为边沿触发方式。这种触发器的触发沿到来之前，输入信号要稳定地建立起来，触发沿到来之后仍需保持一定时间，也就是要注意这种触发器的建立时间和保持时间。另外，要注意同一功能的触发器触发方式不同，即使输入相同输出也不相同。11.2同步时序电路分析在时序电路中所有存储电路的状态都是在同一时钟信号作用下发生变化的时序电路称为同步时序电路。若时序电路中存储电路的状态不是在同一时钟信号作用下变化的时序电路称为异步时序电路。

18、11.2.1 同步时序电路分析步骤所谓同步时序电路分析就是从时序电路逻辑图，得出状态方程、状态图、时序图、状态表等，并由此得到该时序电路得功能。分析步骤如下：（1）观察时序电路的输入、输出和状态变量；（2）写各个触发器的驱动方程(又称为激励方程、控制方程和输入方程)； （4）写出时序电路的输出方程（利用组合电路的分析能力）；（5）把驱动方程代入触发器的特性方程，得到时序电路的状态方程；（6）由时序电路的状态方程和输出方程构造状态表、状态图；（7）如果电路不是很复杂，画一个时间图。在一个分析过程中上述步骤并不是每一步都需要，而是按照题目情况，灵活处理。11.2.2 同步时序电路分析举例 例11-

19、1 试写出图11-15所示电路的驱动方程、状态方程、输出方程并画出状态表、状态图。解： （1）观察变量 输入变量x；输出变量z；状态变量Q；状态：， （2）驱动方程 驱动方程是触发器的输入信号的逻辑 图11-15 例11-1的电路表达式： （3）状态方程 将触发器的驱动方程代入特性方程所得到的方程称为状态方程（4）输出方程 （5）状态表 该表类似组合电路中的真值表。将输入变量、现态变量，次态变量和输出变量纵向排列画成一个表，该表称为状态表，见表11-8 表11-8 例11-1的状态表输入现态次态输出xQz0000011010101101图11-16 例11-1的状态图 （6）状态图 状态图又称

20、为状态转换图，它是用图形的方式描述现态、次态、输入和输出之间的关系。它的画法是使用圆圈中的数字或字母表示时序电路的状态，使用箭头表示状态变化并且在箭头上标记有输入变量x和输出变量z，标记时将输入变量x与输出变量z用斜杠隔开。图11-16为例11-1的状态图。例11-2 试写出图11-17所示电路的驱动方程、状态方程、输出方程并画出状态表、状态图。 解： （1）观察变量 输入变量x；输出变量z；状态变量Q1,Q2（2）驱动方程 （3）状态方程图11-17 例11-2的电路 （4）输出方程 （5）状态表由状态方程和输出方程有表11-9所示的状态表。（6）状态图图11-18 例11-2 的状态图 从

21、以上分析有图11-18所示的状态图。表11-9 例11-2的状态表输入现态次态输出xz000000001000010000011000100010101100110110图11-19 例11-2 的时间图111111（7）时间图 若x=0011110，触发器初始状态Q1=1，Q2=0 。则可以做出该电路如图11-19所示的时间图。11.3 寄存器与移位寄存器11.3.1寄存器 寄存器由多个锁存器或触发器组成，用于存储一组二进制信号，是数字系统中常用的器件。以下介绍几种常用的集成器。 1. 4位D型锁存器7475表11-10 7475功能表 输入 输出说明D CQ 0 11 1x 00 1Q0存

22、0存1保持7475是锁存器结构的寄存器，由4位D锁存器构成，在使能信号C的控制下锁存输入信号D，该锁存器的流行符号与IEEE符号见图11-20（1/2芯片），功能见表11-10。图11-20 7475的流行符号与IEEE符号图11-21是7475内部结构图，从7475的内部结构来看，它是用门控D锁存器组成，两个锁存器一组，共用一个门控信号，因此在门控信号C高电平期间，输出端Q的状态随D端变化，当门控信号C变成低电平之后，Q端状态保持不变。注意这里C是电位信号。图11-21 7475内部结构图2. 寄存器7417574175是触发器结构的数据寄存器，具有4个数据输入端、公共清除端和时钟端，输出具

23、有互补结构。它的流行符号和IEEE符号如图11-22 寄存器74175的流行符号与IEEE符号图11-22所示，功能见表11-11。图11-23是74175的内部结构图，它是由4位维持阻塞D触发器组成，当脉冲正沿到来时，D信号被送到Q端输出。注意74175输 出端只在时钟脉冲上升沿时随输入信号D变化；而7475只要门控端是高电平输出端就随D端的变化而变化。在脉冲的作用下四位信号同时输入称为并行输入，在脉冲的作用下四位信号同时输出称为并行输出。图11-23 74175 内部结构逻辑图表11-11 74175功能表 输入输出说明 CLK DQ 0 x x1 11 01 0 x0 1 0 Q0 清0

24、置1置0保持 3. 寄存器7427374273是触发器结构的寄存器，具有公共清除端和时钟端的8D触发器，在时钟CLK正沿，Q端接收D端输入的数据。该芯片常用在单片机系统中锁存数据信号等。符号见图11-24，功能见表11-12。 输入输出说明 CLK DQ 0 x x1 11 01 0 x010Q0清0置1置0保持表11-12 74273功能表 图11-24 寄存器74273流行符号与IEEE符号 以上寄存器电路，由于电路的结构不同动作特点也不同。使用时一定注意控制信号是电位还是脉冲。 11.3.2 移位寄存器1. 移位寄存器框图在时种信号的控制下，所寄存的数据依次向左（由低位向高位）或向右（由

25、高位向低位）移位的寄存器称为移位寄存器。根据移位方向的不同，有左移寄存器、右移寄存器和双向寄存器之分。移位寄存器的原理图如图11-25所示。图11-25 移位寄存器框图 一般移位寄存器具有如下全部或部分输入输出端： 并行输入端： 寄存器中的每一个触发器输入端都是寄存器的并行数据输入端。 并行输出端： 寄存器中的每一个触发器输出端都是寄存器的并行数据输出端。 移位脉冲CP端： 寄存器的移位脉冲。 串行输入端： 寄存器中最左侧或最右侧触发器的输入端是寄存器的串行数据输入端。 串行输出端： 寄存器中最左侧或最右侧触发器的输出端是寄存器的串行数据输出端。置0端： 将寄存器中的所有触发器置0。置1端：

26、将寄存器中的所有触发器置1。 移位/并入控制： 控制寄存器是否进行数据串行移位或数据并行输入。左/右移位控制端： 控制寄存器的数据移位方向。以上介绍的这些输入、输出和控制端并不是每一个移位寄存器都具有，但是移位寄存器一定有移位脉冲端。图11-26 边沿RS触发器组成的移位寄存器由边沿触发器组成的移位寄存器电路如图11-26所示，其中串行输入的数据在时钟脉冲的作用下移动。图11-27 74164的逻辑符号图2. 移位寄存器7416474164是8位串入并出的移位寄存器，图11-27为它的逻辑符号。74164由8个具有异步清除端的RS触发器组成，具有时钟端CLK、清除端、串行输入端A和B和8个输出

27、端。图11-28 74164的第一级电路图11-28是74164的第一级电路，通过它可以分析74164的功能。从图中可以看出74164是低电平清0。输入端A和B之间是与逻辑关系， 当A和B都是高电平时，相当于串行数据端接高电平，而其中若有一个是低电平就相当于串行数据端接低电平，一般将A和B端并接在一起使用。74164的功能见表11-13。表11-13 74164功能表 输入输出说明CLK A BQA QB QH x 0 x x0 1 x x 1 1 1 1 0 x 1 x 00 0 0QA0 QB0 QH01 QAn QGn0 QAn QGn0 QAn QGn清0保持移入1移入0移入0图11-

28、29是使用74164的数码管驱动电路，图中U1的串行输入端用于接收欲显示的数据，而时钟端用于将数据移到74164中。使用这种方式显示数据，首先要将数据编码，例如，显示数字3，则移入74164的数据应为00001101，各位数据对应于数码管的各段笔画a、b、c、d、e、f、g和小数点。该电路可以和单片机、微机和可编程控制器等装置连接，用于显示数据。若是几百个这样的电路串连，可以节约大量的I/O接口。若使用单片机的串行通讯口与该电路连接，使用起来更加方便。图11-29 用74164显示数码的电路11.4 计数器 计数器是最常见的时序电路，它常用于计数、分频、定时及产生数字系统的节拍脉冲等，其种类很

29、多，划分如下： 按照触发器是否同时翻转可分为同步计数器或异步计数器 按照计数顺序的增减，分为加、减计数器，计数顺序增加称为加计数器，计数顺序减少称为减计数器，计数顺序可增可减称为可逆计数器按计数容量（M）和构成计数器的触发器的个数（N）之间的关系可分为二进制和非二十进制计数器。计数器所能记忆的时钟脉冲个数（容量）称为计数器的模。当M=2N时为二进制否则非二进制计数器。当然二进制计数器又可称为M=2N计数器。 1. 同步二进制加法计数器 表11-14 二进制计数器状态表Qn Q2 Q1 Q00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 0 1 1 1 01 1 1 1同步二

30、进制加法计数器的状态表见表11-14。从表11-14中可以知道Q0只要有时钟脉冲就翻转，而Q1要在Q0为1时翻转，Q2要在Q1 和Q0都是1时翻转，由此类推，若要Qn 翻转必须Q2、Q1和Q0都为1。若用JK触发器组成同步二进制加法计数器，则每一个触发器的翻转的条件是： 根据这个规律可以画出如图11-30所示的同步二进制加法计数器的逻辑图。图11-30 同步二进制加法计数器的逻辑图图11-31 74163符号图计数器74163是四位二进制加法计数器。 图11-31是74163的流行符号和IEEE符号图，功能见表11-15。它具有同步预置、清除、使能控制和纹波进位端RCO，计数器在时钟上升沿时进

31、行预置、清除和计数器操作。2. 同步二进制减法计数器二进制减法计数器状态表如表11-16所示。从表11-16中，可以知 道Q0只要有时钟脉冲就翻转，而Q1要在Q0为0时翻转，Q2要在Q1和Q0都是0时翻转由此类推，若要 表11-15 74163功能表 输入输出 ENT ENP CLKQn0 x x x1 0 x x1 1 1 11 1 0 x1 1 x 0xx同步清除同步预置计数保持保持Qn翻转必须Q2、Q1和Q0都为0。若使用JK触发器组成同步减法计数器，则任何一个触发器的翻转的条件是： 根据这个规律可以画出如图11.32所示同步减法计数器的逻辑图。图11.32 减法计数器 表11-16 二

32、进制减法计数器状态表Qn Q2 Q1 Q00 0 0 01 1 1 11 1 1 01 1 0 11 1 0 01 0 1 1 0 0 1 00 0 0 174191是可预置数4位二进制同步可逆（加减）计数器，流行符号和IEEE符号图11.33。它具有置数端、加减控制端图和计数控制端，为方便级连，设置了两个输出端和。当加减控制端=减计数，=0时加计数；当置数端时预置数；当计数控制端=1时禁止计数，=0时，计数器将在时钟上升沿开始计数；当计数器产生正溢出或下溢出时，端输出与时钟周期相同的正脉冲，而产生一个宽度为时钟低电平宽度的低电平。详细功能见功能表11-17。11.33 74191流行符号与I

33、EEE符号表11-17 74191功能表输入输出 D C B ACLKQD QC QB QA x 0 x d c b a0 1 0 0 1 1 1 1 x xxd c b a 异步预置加计数减计数保持表11-18 十进制计数器状态表3. 同步十进制加法计数器计数脉冲Q3 Q2 Q1 Q012345678910110 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0下面以JK触发器为例讨论同步十进制加法计数器。从状态表11-18可以看出，在第10个脉冲到来之前的情况，与同步二进制计数器相同，只要

34、在第10个脉冲后，解决如下问题： 第一问题：使Q1和Q2保持不变，从状态表可以看出，Q3为1时，Q1和Q2保持为零，所以可以取Q3信号保持Q1为0，只要Q1为0，Q2就保持不变。 第二问题：使Q0和Q3翻转置0Q0自由翻转，当第10个脉冲到来前Q0=1所以当第10个脉冲到来后，Q0=0。从状态表可以看出，只有当Q3自己为1时，同时Q0也为1时，Q3才置0。图11.34同步十进制加法计数器电路从以上分析我们有如下驱动方程： 由此可以画出如图11.34所示逻辑电路图。74160是可预置数十进制同步加法计数器，它的流行符号与IEEE符号见图11.35。它具有数据输入端A、B、C和D，置数端、清除端和

35、计数控制端ENT和ENP，为方便级连，设置了输出端。当置数端=0、=1、CP脉冲上升沿时预置数。当=1而ENT=ENP=0时，输出数据和进位RCO保持。当ENT=0时计数器保持，但RCO=0。=ENT=ENP=1，电路工作在计数状态。详细功能见功能表11-19。图11.35 74160同步十进制计数器的符号表11-19 74160功能表输入输出 ENT ENP CLKQn0 x x x1 0 x x1 1 1 11 1 0 x1 1 x 0xxx异步清除同步预置计数保持保持同步二进制计数器74161的功能同74160，它也是直接清零的计数器。74190是可预置数同步可逆（加减）十进制计数器。表

36、11-20 二进制加法计数状态表若没有同一时钟控制计数器的状态变化，则此计数器就是异步计数器。在异步计数器中充分利用了各个触发器输出状态的时钟沿。 1. 异步二进制加法计数器首先分析表11-20所示的二进制加法计数状态表。Qn Q2 Q1 Q00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 0 从表可以看出，当Q0从1变0时，Q1发生变化，而只有当Q1从1 变为0时，Q2才发生变化，由此可以得出结论，异步二进制加法计数器各位触发器的翻转发生在前一位输出从1变0的时刻。用JK触发器实现4位异步二进制加法计数器见图11.36。图11.36 4位异步二

37、进制加法计数器74293是4位异步二进制加法计数器，具有二分频和八分频能力，逻辑符号如图11.37所示。74293内部逻辑图见图11.38。从逻辑图可知它由一个2进制和一个8进制计数器组成，两个计数器各具有时钟端CKA、CKB，两个计数器具有相同的清除端R0(1)&R0(2)。74293的功能表见表11-21。 该计数器可以接成2进制，8进制和 输入输出R0(1) R0(2) CKA CKBQ 1 1 x x0 x x 0 清0 计数 计数 图11.37 74293计数器逻辑符号表11-21 74293功能表16进制，使用起来非常灵活。图11.38 74293内部逻辑图2.异步二进制减

38、计数器为得到二进制减法计数器的规律，首先列出表11-22所示二进制减法计数状态表。由状态表可以看出，当Q0从0变1时，Q1发生变化，而只有当Q1从0 变为1时，Q2才发生变化，由此可以得出结论，异步二进制加法计数器各位触发器得翻转发生在前一位输出从0变1的时刻。用JK触发器实现4位异步二进制减法计数器见图11.39。表11-22 二进制减法计数状态表Qn Q2 Q1 Q00 0 0 01 1 1 11 1 1 01 1 0 11 1 0 01 0 1 10 0 1 0 图11.39 4位异步二进制减法计数器3. 异步十进制加法计数器为得到异步十进制加法计数器的规律，首先列出表11-23所示状态

39、表。Q3 Q2 Q1 Q00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0表11-23 异步十进制加法计数状态表图11.40 异步十进制计数器 根据十进制加法计数的规律，要组成十进制加法计数器，关键是从1001状态跳过6个状态进入0000态，要使1001态进入0000态需要解决如下问题： 第一问题：Q3的时钟 当Q1和Q2都为1时，Q3从0变为1，当Q1和Q2为0时，Q3要从1变为0，由此可以知道，Q3的时钟脉冲不能来自Q2与Q1，只能来自Q0。 第二问题：保持Q1和Q2为0 当1001变

40、为0000时，要求Q1和Q2保持0不变，保持信号来自Q3，因为Q3为1时，需要保持Q1和Q2为0不变 若用用JK触发器实现四位异步十进制计数器，从以上讨论可以得到如下驱动信号。 Q0是自由翻转的触发器，所以 需要用Q3保持Q1和Q2为0，所以根据JK触发器的特性方程有： 只要Q1保持为0，Q2就会保持不变，因为Q2的时钟端是Q1的输出，所以Q2是自由翻转的触发器 Q3在Q1和Q2为1时，从0变为1，当Q1和Q2为0时，从1变为0，根据JK触发器的特性方程，有 由驱动方程有图11.40所示的逻辑图。74290就是按上述原理制成的异步十进制计数器，符号示于图11.41。该计数器是由一个二进制计数器

41、和一个五进制计数器组成，其中时钟CKA和输出QA组成二进制计数器，时钟CKB和输出端QB、QC、QD组成五进制计数器。另外这两个计数器还有公共置0端R0(1)&R0(2)和公共置1端R9(1)&R9)。该计数器之所以分成二、五进制两个计数器，就是为了使用灵活，例如它本身就是二、五进制计数器，若将QA连接到CKB就得到十进制计数器。该计数器功能见表11-24。图11.41 74290的逻辑符号表11-24 74290功能表 输入输出R0(1) R0(2) R9(1) R9(2) QD DC QB QA 1 1 0 x1 1 x 0x x 1 1x 0 x 00 x 0 x0 x

42、x 0x 0 0 x0 0 0 0 0 0 0 01 0 0 1 计数计数计数计数11.4.3 使用集成计数器构成N进制计数器 由于集成计数器一般都是4位二进制、8位二进制、12位二进制、14位二进制、十进制等几种，若要构成任意进制计数器，只能利用这些计数器已有的功能，同时增加外电路构成。 1. N>M的情况 假定已有N进制计数器，要得到M进制计数器，方法如下： 当N>M时，需要去掉N-M个状态，方法有二，其一就是计数器到M状态时，将计数器清零，此种方法称为清零法。其二就是计数器到某状态时，将计数器预置到某数，使计数器减少M-N种状态，此种方法称为预置数法。第一种方法要用计数器的清

43、零功能，第二种方法要用计数器的预置数功能。下面分别介绍。 （1）清零法 假定已有N进制计数器，用清零法得到M进制计数器。就是当计数器计数到M状态时，将计数器清零。清零方法与计数器的清零端功能有关，一定要清楚计数器是异步清零还是同步清零。若为异步清零则要在M状态将计数器清零，若为同步清零，应该在M-1状态将计数器清零。 例11-3 试使用清0法，把四位二进制计数器74293接成13进制计数器。解：首先把74293的输出端QA连接到时钟端CKB，形成十六进制计数器。由于74293是异步清零，所以在M=1101状态时清零。结果见图11.42，状态图见图11.43 。图11.42 例11-3的电路图11.43 例11-3的状态图 例11-4 试用4位同步计数器74163组成M=13计数器解：74163是同步十六进制计数器，具有同步清零端。所以应该在M-1状态清零，因为当计数器状态为1100时，满足清零条件，但是不清零，等待下一个脉冲到来时清零。逻辑电路见图11.44，状态图见图44.45。图11.44 例11-4的逻辑电路 图11.45 例11-4的状态图