课程设计基于RAM的十口8位计数器

1、西安邮电学院FPGA课程设计报告题目：基于RAM的十口8位计数器院系：通信与信息工程学院专业班级：电科0902班学生姓名：赵荷导师姓名：刘正涛起止时间：2012-9-10至2012-9-21年月日FPGA课程设计报告提纲1 任务用一个10×8的双口RAM完成10个8位计数器，计数器的初值分别为110，时钟频率为1MHz，计数器计数频率为1Hz。 用FPGA开发板上的按键作为计数器计数值的输出选择控制，数码管 （或led）作为选择计数器的计数值输出。2 目的采用RAM实现计数器及FPGA功能验证3 使用环境 (软件/硬件环境，设备等)前仿 modelsim 6.1f后仿  Q

2、uartus II 10.14 FPGA课程设计详细内容4.1技术规范功能：1 先由复位键从选定的RAM地址中读出预置的8位初值存入计数模块。2. 由开始键开始计数，暂停键暂停计数并同时存入RAM中以选定的存储单元。 3. 双端口RAM为10×8RAM由一个地址切换键按顺序切换110个地址端口。 4.系统工作流程：切换端口读出数据开始计数 暂停计数 存入数据计数流程 5切换端口读出数 七段显示译码器译码 输出到数码管显示 读取结果输出流程6 分频：1Hz的秒计时频率，用来进行秒计时；4.2设计方案信号定义：分频模块Clk_50MHzclk_1Hzreset clk_1MHz

3、分频：1Hz的秒计时频率，用来进行秒计时分频：时钟信号clk_50MHz； 分频信号 clk_1Hz； 分频信号 clk_1MHz；计数模块由RAM读出初值doutclkclk_1hzdout 7:0din7:0startstartreset切换端口 读出数据 开始计数暂停计数 存入数据计数：开始计数 start计数器复位 reset； 计数输出 din7:0； 计数置数 add；七段显示译码器数码管dout显示模块wr7:0dinclk_50MHz10×8RAM计数器dout7:03:0wr_addressrd3:0rd_adddressreseteetetstartaddRAM：

4、10×8的RAM存储阵列10个字每个子8位输入端 输入地址wr_address3:0； 输入数据 din7:0； 上升沿有效写入信号 wr； 输出端 输出地址rd_address3:0； 输出数据 dout7:0； 上升沿有效读信号 rd；端口I/O功能rd I读使能，高电平有效；系统使能工作，将din数据写入ram的存储单元中wr O写使能，高电平有效；将ram存储单元中的数据读出dout.Wr_address3:0I写地址din7:0 I数据输入口，内部接口dout7:0 O数据输出，内部数据传送reset I复位端，时钟下降沿有效add I计数器置数端startI开始/暂停键,

5、高电平开始，低电平暂停Rd_address3:0I读地址rd_clkI读时钟，下降沿触发wr_clkI写时钟，上升沿触发地址划分：ain3:0Ram存储单元00010000_000100100000_001000110000_001101000000_010001010000_010101100000_011001110000_011110000000_100010010000_100110100000_1010En数码管（或led）显示模块startRAM输入/输出 110clk_1hzclk计数模块置数控制分频模块控制模块：开始、暂停、返回初值，计数器显示切换4.3功能验证方案（1）验证对

6、象及目的本验证方案将描述对双端口RAM计数器的验证。在本文中验证指使用软件工具对其功能进行验证。双端口RAM计数器功能和指标的详细描述请参见双端口RAM计数器技术规范.doc在本文所描述的验证过程中侧重对RAM数据的读取进行验证，指标主要在硬件验证和测试过程中完成。在本验证过程中将验证以下内容：（2）验证环境及工具根据情况验证过程将使用以下的环境和工具进行：a)windows环境下使用ModelSim仿真工具；b)windows环境下使用QuartusII工具。 为进行验证还应当建立仿真激励模块（3）预确认a.系统主要技术参数； 经分析，系统的的主要参数包括：引脚数目，引脚工作电压，电源电压，

7、系统的工作频率。b.系统的模块数目及各模块实现的功能及如何知道模块工作正常；c.总模块验证，看总系统是否正常工作。( 4)仿真确认：a.目的初步确认系统是否完成预期设计的功能；先分析芯片所有模块连接关系，如下图时钟分频模块计数模块，实现计数，暂停，和与RAM之间的数据存取clk(50M)en clk_1Hz显示模块led显示clk (50M)地址控制10×8RAMenb.逐个完成各个模块的验证分频模块：由于系统提供的频率为50MHz而计数时需要的是每秒那样计数，故需要将50MHz分频为1Hz.可为该程序编写激励，得到输出，用输出的频率与想要得到的1Hz的信号进行比较，即可验证。计数模

8、块：编写完成后可通过查看仿真图形确认计数范围，位宽等功能的正确。RAM存取模块：需在仿真中编写测试激励对RAM进行存取验证，在仿真图形中确认RAM的存取功能的正确性。显示模块：把计数的结果通过七段显示译码器显示在数码管上，观察数码管上的数字变化规律即可验证显示模块是否正确。c.验证空标志产生逻辑：先将复位信号置0(有效)，在一定时间内看系统是否产生空标志；d.验证正常情况下的信号：系统运行时，让复位信号为1（即复位无效），根据输入信号得出输出信号，与想要得到的信号进行比较。4.4 电路设计源代码，功能仿真激励源代码及功能仿真结果报告分频器模块：module FPQ (clk_50MHz,clk

9、_1MHz,reset,clk_1Hz); input clk_50MHz,reset; output clk_1MHz,clk_1Hz； reg clk_1Hz=0; reg clk_1MHz=0; reg 31:0 cnt1=32'd0; reg 31:0 cnt2=32'd0; always(posedge clk_50MHz or negedge reset) begin if(!reset) clk_1Hz<=32'd0; else begin if(cnt1=32'd100) begin cnt1<=32'd0;clk_1Hz&l

10、t;=clk_1Hz; end else cnt1<=cnt1+32'd1; end end always(posedge clk_50MHz or negedge reset) begin if(!reset) clk_1MHz<=32'd0; else begin if(cnt2=32'd255) begin cnt2<=32'd0; clk_1MHz<=clk_1MHz; end else cnt2<=cnt2+32'd1; end end endmodule分频器模块激励：module FPQ_test; reg c

11、lk_50MHz,reset; wire clk_1MHz;wire clk_1Hz; always # 2 clk_50MHz=clk_50MHz; FPQ fpq(.reset(reset),.clk_50MHz(clk_50MHz),.clk_1MHz(clk_1MHz),.clk_1Hz(clk_1Hz); initial begin reset<=0; clk_50MHz<=0; #100 reset<=1; endendmodule计数器模块：module JSQ(start,data,clk_1Hz,add,c_out); input clk_1Hz,add;i

12、nput start;input 7:0data; output c_out; reg 7:0 c_out; always(posedge clk_1Hz or negedge add ) begin if(!add) begin c_out<=data; end else begin if(start) begin c_out<=c_out+8'd1; if(c_out=8'd255) begin c_out<=0; end else c_out<=c_out+8'd1; end else c_out<=c_out; end end en

13、dmodule计数器激励：module JSQ_test; reg start,add; reg clk_1Hz; reg 7:0data; wire 7:0 c_out; always #1 clk_1Hz=clk_1Hz; JSQ jsq(.start(start),.add(add),.clk_1Hz(clk_1Hz),.data(data),.c_out(c_out); initial begin clk_1Hz=0; add=0; start=0; data=8'd1; #15 add=1; #15 start=1; #600 start=0; end endmodule 数

14、码管显示模块：module SMG (clk_1MHz,data,data_g,data_s,data_b); input7:0 data; input clk_1MHz； output data_b; output data_s;output data_g; reg6:0data_b; reg6:0data_s;reg6:0data_g; reg 7:0mid_b; reg 7:0mid_s; reg 7:0mid_g; always(posedge clk_1MHz) begin mid_b<=data/100; mid_s<=data%100/10; mid_g<=da

15、ta%10; end always(mid_b) begin case(mid_b) 7'd0:data_b<=7'hC0; 7'd1:data_b<=7'hF9; 7'd2:data_b<=7'hA4; 7'd3:data_b<=7'hB0; 7'd4:data_b<=7'h99; 7'd5:data_b<=7'h92; 7'd6:data_b<=7'h82; 7'd7:data_b<=7'hf8; 7'd8:

16、data_b<=7'h80; 7'd9:data_b<=7'h90; default:data_b<=7'hC0; endcase end always(mid_s) begin case(mid_s) 7'd0:data_s<=7'hC0; 7'd1:data_s<=7'hF9; 7'd2:data_s<=7'hA4; 7'd3:data_s<=7'hB0; 7'd4:data_s<=7'h99; 7'd5:data_s<

17、;=7'h92; 7'd6:data_s<=7'h82; 7'd7:data_s<=7'hf8; 7'd8:data_s<=7'h80; 7'd9:data_s<=7'h90; default:data_s<=7'hC0; endcase end always(mid_g) begin case(mid_g) 7'd0:data_g<=7'hC0; 7'd1:data_g<=7'hF9; 7'd2:data_g<=7'h

18、A4; 7'd3:data_g<=7'hB0; 7'd4:data_g<=7'h99; 7'd5:data_g<=7'h92; 7'd6:data_g<=7'h82; 7'd7:data_g<=7'hf8; 7'd8:data_g<=7'h80; 7'd9:data_g<=7'h90; default:data_g<=7'hC0; endcase end endmodule数码管显示模块激励：module SMG_test; r

19、eg7:0 data; reg clk_1MHz; wire 6:0data_g; wire 6:0data_s; wire 6:0data_b;SMG smg(.data(data),.clk_1MHz(clk_1MHz),.data_g(data_g),.data_s(data_s),.data_b(data_b);always # 10 clk_1MHz=clk_1MHz;initial begin data=0;clk_1MHz=0; #25 data=35; #25 data=15; #25 data=93 end endmoduleRAM模块：module RAM(reset,wr

20、,wr_clk,wr_address,din,rd,rd_clk,rd_address,dout); input wr,wr_clk,reset; input 3:0wr_address; input 7:0din; input rd,rd_clk; input 3:0rd_address; output 7:0dout; reg 7:0dout=0; reg7:0 mem 1:10; always(posedge wr_clk or negedge reset)begin if(!reset) begin mem1<=8'd1; mem2<=8'd2; mem3&

21、lt;=8'd3; mem4<=8'd4; mem5<=8'd5; mem6<=8'd6; mem7<=8'd7; mem8<=8'd8; mem9<=8'd9; mem10<=8'd10; end else begin if(wr) begin if(wr_address<=4'd10) memwr_address<=din; end endend always( posedge rd_clk or negedge reset)begin if(!reset) dou

22、t<=8'd0; else begin if(rd) begin dout<=memrd_address; end end end endmoduleRAM模块激励：module RAM_test; reg reset,wr,rd; reg wr_clk,rd_clk; reg 3:0wr_address,rd_address; reg 7:0 din; wire 7:0 mem 1:10; wire 7:0 dout;RAMram(.reset(reset),.wrn(wr),.wr_clk(wr_clk),.wr_address(wr_address),.rd(rd),

23、.rd_clk(rd_clk),.rd_address(rd_address),.din(din),.dout(dout); always #1 wr_clk=wr_clk; always #1 rd_clk=rd_clk; initial begin wr_clk<=0; rd_clk<=0; reset=0; wr<=0; rd<=0; wr_address<=4'd0; rd_address<=4'd0; din<=8'd0; #15 reset<=1 #15 rd<=1; #25 rd_address<

24、=4'd4;wr<=1; #35 din<=8'd5;wr_address<=4'd1;rd_address<=4'd1; #15 din<=8'd8;wr_address<=4'd6;rd_address<=4'd6; #15 reset<=0;rd_address<=4'd4; end endmodule顶层模块：module RAM_count (reset,add,start,clk_50MHz,wr,wr_address,din,rd,rd_address,data_

25、g,data_s,data_b); input reset,add,start,wr,rd,clk_50MHz; input 3:0wr_address,rd_address; input7:0 din; output 6:0data_g,data_s,data_b; wire 6:0 data_g,data_s,data_b; wire 7:0 dout; wire 7:0 mid_data; wire mid_clk_1Hz; wire mid_clk_1MHz; FPQ fpq(.reset(reset),.clk_50MHz(clk_50MHz),.clk_1MHz(mid_clk_1

26、MHz),.clk_1Hz(mid_clk_1Hz); RAM ram(.reset(reset),.wr(wr),.wr_clk(mid_clk_1MHz),.wr_address(wr_address),.din(din),.rd(rd),.rd_clk(mid_clk_1MHz),.rd_address(rd_address),.dout(mid_data); JSQ jsq(.add(add),.data(mid_data),.clk_1Hz(mid_clk_1Hz),.start(start),.c_out(dout); SMG smg(.clk_1MHz(mid_clk_1Hz),

27、.data(dout),.data_g(data_g),.data_s(data_s),.data_b(data_b);Endmodule顶层模块激励：module RAM_count_test; reg reset,add,start,wr,rd; reg clk_50MHz; reg 3:0wr_address,rd_address; reg 7:0 din; wire 6:0 data_g,data_s,data_b; RAM_count ram( .reset(reset),.add(add),.start(start),.wr(wr),.rd(rd),.clk_50MHz(clk_5

28、0MHz), .wr_address(wr_address), .rd_address(rd_address),.din(din),.data_g(data_g),.data_s(data_s),.data_b(data_b); always #1 clk_50MHz=clk_50MHz; initial begin reset=1;start=1;din=1;wr=0;rd=1; wr_address=4'd1;rd_address=4'd1;clk_50MHz=0; add=1; # 125 reset=0; # 250 reset=1; #250 add=0; # 250

29、 add=1; # 250 wr=0;rd=1; # 10000 start=0; # 250 wr=1;rd=0; end endmodule4.5 综合及布局布线报告和引脚分布报告综合图：管脚分配图：时钟分配图：4.6 后仿真结果报告4.7 硬件测试结果报告测试结果符合设计初衷，实现了将一个10×8的RAM变成十个8位的加法器，设置初始值为110，可以写入和读出数据进行加法操作。4.8 对结果和结论的问题讨论实验结果基本上符合设计要求和初衷，主体功能可以很好的实现，但是在一些细节上没有做到很好的规划，比如在后仿真时出现了部分高阻状态，后检查发现是由于在RAM模块中的复位有问题。5.课程设计的心得体会经过两周的FPGA课程设计，使我对这门课程有了一个更加深刻地认识和感受，更加深入的了解了自己在课程学习上的不足以及理论学习和实践相互结合的重要性。在电路的设计初始时刻，我没有按照设计电路时从上到下的设计方法，而是盲目的对电路的模块进行设计。结果在最后的设计综合的时候，设计的各个模块不能进行顺