硬件设计经验汇编V1.1

1、硬件设计经验汇编编写人： 目录1.关于PCB布线11.1.叠层11.2.关于布局41.3关于地平面61.4关于电地切割71.5关于阻抗控制71.6关于端接81.7关于布线121.7.1几个注意事项121.7.2关于高频信号线131.7.3关于时钟线131.7.4关于差分信号141.7.5关于信号线长度161.7.6考虑焊接工艺172关于原理图172.3器件和信号线的方向172.4CMOS电路的输入不能悬空172.5必须牢固记住172.6电源引脚必须考虑高频和低频去耦电容172.7低有效的信号要加标志183PCB布线后的检查184附录：TTL与非门和CMOS与非门电路195参考文献20211.

2、关于PCB布线1.1. 叠层做一个PCB首先要考虑的是需要多少层以及各层的定义和排列。首先要考虑需要几个信号层，这与PCB的物理尺寸、元器件密度、器件封装、Trace的多少以及宽度有关。对于BGA封装的器件，要考虑需要多少层才能将每个Pin的Trace引到外边。考虑PCB的成品率，Trace的最小宽度推荐为6 mil。对于有4圈BGA封装的器件，最少3层信号线即可将每个Pin的Trace引到外边，对于有6圈BGA封装的器件，最少5层信号线即可将每个Pin的Trace引到外边。第2就是考虑需要几个电、地层。这与工作频率及阻抗控制有关。对于高频PCB，需要阻抗控制，那么需要几个电地层呢，原则上是使

3、得每个信号层都有一个相邻的完整的（而不是切割的）电或地参考平面。如果有切割的电源平面，则不能将其放在临近信号层。叠层举例：l 4层板 第1层 信号 第2层 地 第3层 电源 第4层 信号对于4层板，关键信号布在第1层。电源层最好不是切割的。l 6层板6层板叠层方法1： 第1 层 信号 第2 层 GND 第3 层 信号 第4 层 信号 第5层 Power 第6 层 信号 这种6层板叠层方法有4个信号层，电源层最好不要切割。如果要切割，注意临近电源层的高频信号线要在同一个电源平面内走线，不要跨越切割的沟，如果不可避免，则要将这样的高频信号线布在第1层或第3层。6层板叠层方法2： 第1 层 信号 第

4、2 层 GND 第3 层 信号 第4 层 Power （允许切割） 第5层 GND 第6 层 信号 这种6层板叠层方法是理想的，每个信号层都临近一个地平面，电地层相邻，电源层不作为参考平面，允许电源层是一个切割的电源层。对于4圈BGA封装的器件而且PCB的物理尺寸稍大，可以采样这种方法。l 8层板8层板叠层方法 第1 层 信号 第2 层 GND 第3 层 信号 第4 层 电源1（允许切割） 第5层 电源2（允许切割） 第6 层 信号 第7 层 GND 第8层 信号这种8层板叠层方法4个信号层，2个地层，2个电源层。这2个电源层不作为参考平面，都允许是切割的，对于交换机主板有多种电源，电源层切割

5、的很碎，适于这种叠层。l 10层板10层板叠层方法 第1 层 信号1 填充 第2 层 GND core 第3 层 信号2 填充 第4 层 信号3 core 第5层 完整的电源层 填充 第6 层 信号4 core 第7 层 允许切割的电源层 填充 第8层 信号5 core 第9层 GND 填充 第10层 信号6这种10层板叠层方法有6个信号层，每个信号层都临近一个完整的地或电源平面，便于阻抗控制，第7层是一个允许切割的电源平面，对于交换机主板，常有多种电源供电，建议将这些电源都集中放在第7层，而第5层放一个完整的单电源平面。1.2. 关于布局l 将数字部分、模拟部分分开为独立的区域。在所有层中，

6、数字信号只能在数字区内布线，模拟信号只能在模拟区内布线。数字信号的返回通路不能跑到模拟区域。在高频时，信号返回通路是信号线正上方或正下方的地平面或电源平面。l 尽可能使用表贴器件而不用双列直插器件，EEPROM和FLASH使用表贴器件。尽量焊在板上而不用插座。IC座对EMC 很不利，安装在座上的可编程只读存储器的发射及敏感特性经常会使一个本来良好的设计变坏。因此，应该采用直接焊接到电路板上的表贴器件。l 在满足要求的情况下尽量选用低速器件，能用HC就不用AC，不选用大驱动器件。l 使用的电容尺寸尽可能小，高频去耦电容靠近电源Pin，以增强滤波效果。每一个小芯片的电源Pin至少有一个高频滤波电容

7、与之靠近。电源Pin与滤波电容的连线宽度与Pad同宽，以减小寄生电感。每一个大芯片至少有一个蓄能电容（10uF，最好不用电解电容，而用钽电容，因为电解电容是两层薄片卷起来的，在高频时表现为电感）。电解电容边上加一个小的高频旁路电容。l 串联的端接电阻靠近驱动端，并联端接以及上拉下拉电阻放在负载端。l 晶振的电源Pin要接1个0.1u去耦电容和1个0.01uF去耦电容。晶振的电源Pin要经过1个磁珠然后再接电源。时钟驱动器和晶振的下面不要走线，且要铺铜到地形成一个局部地平面，这个局部地平面除了器件的地Pin以外再增加2个孔到地平面，局部地平面不加阻焊。l 晶振和时钟芯片靠近负载端，以使得布线长度

8、最短。l RJ45与变压器尽量靠近。变压器与PHY芯片的距离可以大一些。l 使用多层板。便于实现阻抗控制，而且信号返回路径最短，减少串扰和辐射。l 布局时要设法使得PCB上出现的树桩（stub）最短或者消除。例1：8245CPU板，有一个晶振和一个CY2305芯片，还有一个PMC连接器。其LAYOUT如下图所示：当CPU插在主板上工作时，PCICLK由主板提供，此时不安装晶振Y1，那么布局布线时就要使得Y1的Pin 3落在PCICLK的Trace上，这样，当不安装Y1时，在PCICLK的Trace上就不会出现树桩。又如，当CPU单独工作时，PCICLK时钟信号由晶振Y1提供，布局时就要使得Y1

9、和CY2305靠近PMC连接器。在CPU单独工作时PMC连接器是悬空的，Y1的Pin 3到PMC之间的树桩最短。如果布局时Y1距离PMC较远，则这个树桩就要变长。例2：PCI接口的IDSEL信号连接一个PCI寻址的设备都有一个设备选择线“IDSEL”，这个IDSEL可以连接PCI总线AD(16:31)中的任一条线，为了增加选择的灵活性，常常在原理图上提供选择多个AD线的可能。如图2所示： JUMP AD31 IDSEL AD30 AD29 PCI设备 PCI连接器图2 IDSEL 选择逻辑图中AD30、AD31的Trace经过JUMP的结点，没有形成树桩，而AD29则形成了树桩（粗线所示）。例

10、3：测试点要落在Trace上 TP1 芯片 TP2图中TP1是正确的布局，TP2是不正确的布局。1.3 关于地平面l 当使用高速逻辑和时钟时，电源平面可能辐射RF能量到自由空间（如图3所示）。 RF 电源平面 地平面 图3 电源平面与地平面大小一致，RF能量辐射到自由空间在电磁兼容要求高的情况下，为了减小这种边缘效应，所有电源平面的尺寸要小于地平面尺寸，要比地平面的边沿缩进“20H”距离”。如图4所示。这里H为电源平面到最近地平面的距离。例如：若H=8 mil (0.2mm)，则20H=160mil (4mm) RF 电源平面 H 地平面 20H图4 电源平面小于地平面20H，RF能量的70%

11、被地平面吸收l 在可能的情况下，电源平面与地平面的距离尽量近。1.4 关于电地切割l 有的器件多电源供电，这就要在电源平面上切割成多个区域。这样的电源层要放在允许切割的电源层。不能作为计算特性阻抗的参考平面。用作参考平面的电源层应该是完整的，不切割的。如果一个4层板（只有一个电源层）有2种供电电源，那么如何解决呢，首选的方法是不要在电源平面上开沟，其中一个电源在信号层上用粗线连接，电源层仍保持完整的平面，。如果要开沟，则要使得高频信号线布在第1层（以第2层的地平面作为参考平面），若一定要布在第4层（以第3层的电源平面作为参考平面），则要调整电源开沟的区域，使得高频信号线不跨越电源平面切割的缝隙

12、。l 为了获得理想的特性阻抗，原则上地平面是不允许开沟的。但是，有的系统有多个模拟地。需要在地平面上开辟出几个小岛当做模拟地。这些小岛尽量开的要小，使得邻近该地平面的高频信号的走线不跨越切割缝隙。如果模拟地分布的较远，可以对这个模拟地开辟2个小岛，在信号层使用粗线搭接一个桥。l 电地切割的缝隙大于50 mil。1.5 关于阻抗控制对于高频PCB，阻抗控制至关重要，否则将不能正常工作。例如，100MHz SDRAM的PCB特性阻抗要求是55±10%，在PCB布线和制板时就要满足这个要求。PCB特性阻抗公式为：微带线特性阻抗 Z0= (87/squ (Er+1.41)*ln (5.98h

13、 / (0.8w+t) ()(1)对称单带状线特性阻抗 Z060 /squ (Er) ln (4b/0.67(0.8w+t) ().(2)差分微带线特性阻抗 Zdiff 2 Z0 (1-0.48e-0.96D/H ) ().(3)差分带状线特性阻抗Zdiff 2 Z0 (1-0.347e-2.9D/H ) ().(4)式中 squ 表示开平方Er 介电常数，随频率的升高而降低H 信号Trace到参考平面的距离 (英寸)W 线宽 (英寸)T 线厚 （英寸）b 表示信号线相邻2个参考平面之间的距离D 表示差分线间距双带状线特性阻抗Z0=(80/squ(Er)*(1-H/(4(H+C+T)* ln(

14、1.9*(2H+T)/(0.8W+T) ().(5) 其中，H+C+T为到远基准层距离H为到近基准层距离由特性阻抗公式可以看出，特性阻抗与PCB的介电常数、信号线到参考平面的距离以及信号线的宽度、厚度有关，为了满足特性阻抗的要求。要向制板厂提出各敷铜层以及各介质层的厚度要求。1.6 关于端接端接技术是为了消弱信号波形的反射和振铃，理想的数字信号波形是方波，实际的信号波形常常是一个渐进稳定的阻尼振荡过程，即衰减的振铃现象。这是由于传输线特性阻抗与负载阻抗失配而形成的反射造成的。当负载阻抗大于传输线特性阻抗时，负载端吸收不了源端送来的能量，多余的能量就反射回源端，这时反射为正。当负载阻抗小于传输线

15、特性阻抗时，负载试图消耗比当前源端提供的能量更多的能量，也形成反射，这时反射为负。当器件的边缘速率低时，反射到源端时，波形仍处于上升沿期间，这时就不影响源端跳变后的电平，因而无影响，即边缘速率低时可以不考虑反射。而当边缘速率高时，反射波反射回源端时，源端已经完成了电平转换，这时就形成了衰减的振荡过程。消弱反射的方法是端接。使得负载阻抗与传输线阻抗趋于一致。如何确定一个Trace要不要端接。使用以下方法：准备知识微带线单位长度延迟 （微带传输线是指表层Trace）空载单位长度传递延迟 tpt = 1.017 squ (0.475Er + 0.67 ) (ns/ft ).(6)带负载单位长度传递延

16、迟 tptl=tpt squ (1+Cd/C0 ) (7)带状线单位长度延迟（带状传输线是指内层Trace）空载单位长度传递延迟 tpt = 1.017 squ (Er ) (ns/ft) (8)带负载单位长度传递延迟 tptl=tpt squ (1+Cd/C0 ). .(9)式中 squ 表示开平方Er 介电常数Cd 分布电容（总的输入电容除以Trace长度）pF/inC0 Trace 的内在电容，C0=1000 tpd/Z0 pF/in(10)（空载时单位长度延迟除以线的特性阻抗，若tpd 单位是ns/in，则C0 单位是pF/in）设1个Trace长度为L，驱动它的器件边缘速率为tr，带

17、负载单位长度延迟为tpdl，若信号的边缘速率等于波形在线上往返的时间，此时的Trace长度定义为可不加端接的最大允许长度，称为Lmax ，即 tr = 2 ( Lmax tpdl ) Lmax = tr /2 tpdl .(11)根据 (11) 式求出Lmax，若你的实际Trace长度小于Lmax，则不需要端接，否则需要端接。例如：微带线实际trace长度20cm=8 in，线宽0.008in，线厚1盎司（0.0014 in），1个负载，每个负载电容7pF，信号线到参考平面的距离 0.006in，介电常数 Er = 4.7，tr =1.5ns， 问要不要端接。步骤：(1) 先求出特性阻抗Z0

18、(2) 根据 (8) 式求出空载单位长度延迟tpt (3) 求出分布电容Cd（总的输入电容除以Trace长度）(4) 根据 (10) 式求出C0(5) 根据 (9) 式求出tptl=tpt squ (1+Cd/C0 )(6) 根据 (11) 式求出Lmax，比较实际Trace长度L与Lmax大小。若L小于Lmax则不需要端接，否则需要端接。对于次例，求出Z0 =53，tpt =1.017 squ (0.475Er + 0.67 ) =1.017 squ (0.475*4.7 + 0.67 ) =1.017squ 2.9=1.73 ns/ft (0.144ns/in)Cd= (7*1 pF) /

19、8 in = 0.875 pF/inC0 = 1000tpd/Z0 =1000*0.144/53=2.71 pF/inTptl =tpt squ (1+Cd/C0 )=0.144 squ (1+0.875/2.71)=0.144squ1.32= 0.165 ns/inLmax= tr /2 tpdl =1.5/2*0.165 =4.5 in因为实际Trace长度8in大于Lmax=4.5in，所以需要端接。当我们在PCB布线时发现某一个Trace的长度较长，可用这种方法确定要不要使用端接。为了简化以上的繁琐计算，可以用以下公式确定Lmax：微带线 Lmax=9×tr （cm） (12

20、)带状线 Lmax=7×tr （cm）.(13)tr 为边缘速率，即上升沿下降沿时间。例如，tr=0.5ns，则Lmax=7×0.5=3.5cm对于SDRAM的地址/控制线，无论 Trace多么短，也要加端接。因为它的容性负载重。端接方式有并行端接和串行端接。通常，负载端输入阻抗较大（CMOS设备大约100K），而源端阻抗较小（小于传输线阻抗），并行端接是减小负载端输入阻抗，使负载阻抗趋于传输线特性阻抗Z0。串行端接是将一个电阻加到源阻抗上，使源端阻抗趋于传输线阻抗Z0。最好的端接方法是并行端接，因为它是在反射波到达源端之前在负载端吸收反射。并行端接方式有4种类型，并联端接

21、、戴维宁(Thevenin)端接、RC端接和二极管端接。端接方式如图5所示。并行端接策略中最好的方法是戴维宁端接。它是在负载端同时加上拉电阻和下拉电阻构成分压器型端接。IXE2424 三层交换机评估板的SRAM地址信号用的就是并行端接。上拉下拉电阻值的选择要使得其等效电阻等于Trace的特性阻抗，并且要保证VOH/R2不能超过IOH（最大高电平输出电流），VCC/R1不能超过IOL（最大低电平输出电流）。使用戴维宁 (Thevenin) 端接尽量避免T-stub或使其尽量短。使用戴维宁端接的优点是延迟小，缺点是功耗大。并联端接也经常用于时钟电路，因为它元件少，这种端接适于菊花链连接，将一个电阻

22、加在末端到地，电阻值应该等于Trace的阻抗，且不能超过驱动源器件的IOH，一般是50150。这种端接的缺点是增加了直流功耗。为了简单，常常使用串行端接，串行端接电阻值Rs加上驱动源输出阻抗R0应大于等于传输线阻抗Z0，即 RsZ0-R0，通常是1075之间。串行端接电阻与驱动Pin之间不能有过孔。串行端接的优点是简单而且节省电源，缺点是加大了延迟。 图5 端接方式1.7 关于布线1.7.1 几个注意事项l 注意线间串扰：串扰与信号的频率、信号线平行长度、间距以及信号的走向有关。传输方向相同的信号串扰较小，传输方向相反的信号串扰较大。因此，传输方向相反的两个相邻信号线间距要加大。交换机主板发送

23、信号与接收信号是传输方向相反的两组信号，要将发送信号与接收信号布在不同的层以减少串扰。在PCB布线时，这样来操作，凡是串接电阻靠近MAC芯片的信号线布在一层，凡是串接电阻靠近PHY芯片的信号线布在另一层。为了减小串扰，还要减小信号线平行长度，加大间距，没有电地平面隔离的相邻层信号线尽量垂直布线。l 时钟驱动器、晶体、晶振以及对噪声敏感的器件（例如变压器）的下面不要走线。l 晶振的电源Pin要加磁珠。晶振的电源Pin要接0.1uF和0.01uF去耦电容。为什么加0.01uF的去耦电容呢？去耦电容的取值可按照公式C=1/f计算，即10MHz取0.1uF（对40MHz以上的噪声几乎不起作用），100

24、MHz取0.01uF。尽量选用体积小的晶振，因为它的外壳就是一个辐射源。能用方形的就不用矩形的。l 防止过孔和插针式连接器将地平面或电源平面切割成缝隙。否则将导致信号 返回通路加长，因而增大串扰和辐射。l 为了抵抗电磁干扰，微弱的模拟信号布在内层。如：变压器到RJ45的差分信号。RJ45到变压器次极这个区域不要有电源层，这个区域的地平面也要开辟为机壳地。l 复位线、中断线最易受干扰，将它们布在内层。复位电路的供电Pin加0.1uF去耦电容和一个蓄能电容。复位电路的容差要选的宽一些。例如，DS1834A，其TOL5V接VCC_5，TOL3V接VCC_3.3，这样可以将5V 的重启动电压改为4.5

25、V（10%容差），将3.3V 的重启动电压改为2.64V（20%容差）。如果DS1834A的TOL5V（Pin3）和TOL3V（Pin6）都接地，则5V容差为5%，3.3V容差为10%，这样当主板电源不稳定时，经常重启动。当5V电源低到4.75V或3.3V电源低到2.97V时就产生复位信号。使得机器重启动。复位电路的驱动采用施密特器件，HC14或HC132。不要采用04或08器件。用RC电路产生的复位信号不要直接驱动芯片的复位输入端，除非这个复位输入端内部带有施密特触发器。1.7.2 关于高频信号线高频信号线的轨迹所对应的参考平面应该是一个完整的平面，而不是分割的平面。如果高频信号线的轨迹跨越

26、切割的沟，则要调整切割范围。这一点对于高频布线非常重要。高频信号线要远离晶振和时钟芯片。1.7.3 关于时钟线l 时钟线要求特性阻抗低，因此，线宽要宽一些，线长尽量短。宽的trace意味着低阻抗，低损耗，这样可以减少延迟和过冲。l 要布在相邻地层，不要布在相邻电源层。l 尽量消除或减少过孔，因为每个过孔对这个Trace要增加1-3nH的电感，使用多个过孔会影响信号质量，降低EMI性能。如果可能的话，时钟信号要在同一个信号层内布线。如果不能在同一个信号层内完成布线，则时钟Trace尽量在2个信号层布线，不要占用3个或4个信号层。l 要求长度相等的时钟线要在相同的信号层走线。l 为了减小串扰，与相

27、邻信号线的间隔要大，遵循3W规则，即间距等于2倍的线宽。为了延长线长而有蜿蜒线时，蜿蜒线的间距也要遵循3W规则。l 对于双面板，没有地平面存在，时钟线最好用一个保护（guard）Trace，也就是用地线包住这个时钟线，注意，保护Trace要与被保护的时钟线相邻。l 时钟信号尽量短，最好是点对点连接。当一个时钟必须经过一段长长的路径到达许多负载时，可在负载旁边安装一个时钟Buffer，这样，既实现了点对点连接，而且长轨迹线中的电流也小很多了。若时钟线驱动2个负载时，则在接近负载端分开2个臂，这2个臂的长度要相等。l 时钟信号是主要的辐射源，因此，时钟信号要布在内层，。若布在表层，最好用地将其包住

28、。1.7.4 关于差分信号对于高频信号传输，差分信号是一个好的选择。因为它的Timing 更精确，抗干扰能力强。单端信号的逻辑状态是相对于某种参考电平，而差分信号的逻辑状态仅仅相对于它的差分对。若一个Trace（+signal）上的电压比另一个Trace（-signal）上的电压高，则是一种逻辑状态，若一个Trace（+signal）上的电压比另一个Trace（-signal）上的电压低，则是另一种逻辑状态，如图6所示。控制一个交叉点要比控制相对一个参考电平的绝对电压要容易。所以，差分信号的Timing更精确，更适于高速传输。由于差分电路对2个信号Trace（值相等，相位相反）之间的差起反应，

29、因而产生的信号是2倍大，所以差分信号具有大的信/噪比。差分电路对一对trace上信号电平的差是敏感的，而对Trace上的绝对电平是不敏感的，因此差分电路对某些问题，例如地反跳、存在于电源平面或地平面的噪声以及在每个Trace上相等出现的噪声信号是不敏感的。如果一对Trace彼此靠近布线，则外部耦合噪声将平等地耦合到每个Trace上。当取差值时，耦合噪声就抵消了。从而对EMI就有了“免疫力”。前提是一对Trace 必须靠近布线。 图6 差分信号逻辑状态改变差分信号布线原则l 平行等距：这样才能保证整个Trace特性阻抗是一个常数 (因为特性阻抗与间距有关)。l 彼此靠近：应满足 S <2W

30、 D2S D112mm这里 S：同一个差分对2个Traces之间的距离W：线宽D：相邻差分对之间的距离D1：同一层上单端信号与差分信号之间的距离l 等长：只有2个Traces长度相等，2个Traces上的信号才能同时到达接收端。若其中1个信号滞后，则状态改变的交叉点就产生了位移，会造成不正确接收。为了真正做到等长，2个Traces要在同一个平面走线。若有过孔，则孔的个数相同。千万不能在1个Trace上加去耦电容，否则会造成2个Traces延迟不等，不能正确接收。IXE2424参考原理图就多了12个这类电容（0.01uF），这是错误的，造成不正确工作。l 阻抗匹配：差分电路是电流方式输出，需要端

31、接电阻靠近接收端，若无此端接电阻则不能工作。端接电阻的值应匹配差分线特性阻抗，范围90110，典型值是100。注意：有的PHY芯片例如LXT9785，将端接电阻内置，这时就不需要外部端接。对于没有内置端接电阻的PHY芯片，在外部一定要有端接电阻，否则将不能工作。l 特性阻抗：要求差分线特性阻抗是100±10%，在PCB布线前，先使用Polar公司阻抗计算工具计算差分线特性阻抗，因为差分特性阻抗与线宽、间距、线厚度、到参考平面的距离、阻焊厚度以及介电常数有关，根据100±10% 差分线特性阻抗的要求来确定布线参数及制板参数。注意要兼顾单端线特性阻抗的要求。需要指出的是，当线宽

32、、线厚以及到参考平面的距离确定后，依靠调解差分对的线间距来满足100±10% 差分线特性阻抗的要求。宽的Trace对应大的间距，窄的Trace对应小的间距，应该将计算的值接近100，这样在制造过程中因为有正负误差，最后的结果才能落在100±10%范围内。差分对的线间距要单独定义，不能一概而论。例如：H (到参考平面的距离) = 0.14mm = 5.6mil H1 (阻焊厚度) = 18微米 = 0.7milW (线顶宽) = 7mil W1 (线底宽) = 8miS (线间距) = 12mil Er (介电常数) = 4.5T (表层线厚度) = 18+42 =50微米=

33、2mil（18为铜萡厚度，42为电镀厚度）这样算得的差分线特性阻抗值为90，当单端线宽度为8mil时，单端线特性阻抗为49（要求单端线特性阻抗为50±5%）。l 差分对线宽的选择：为了达到100特性阻抗，可以选择宽trace，也可以选择窄trace，宽trace对应的差分对间距大，到参考平面的距离大。窄trace对应的差分对间距小，到参考平面的距离小。当差分对trace密度高或者印制板层数多（例如10层）时，可以选择窄trace（例如6 mil），否则选择宽trace（大于等于8mil）。优选宽的trace。原因有二：制造变化和高频损耗。 制造变化：在腐蚀过程中trace宽度常有&#

34、177;0.5mil 到±1mil的变化，同样的trace宽度变化对于较宽的trace所占的百分比小，因而引起的阻抗变化也较小。所以优选宽的trace。高频损耗：高频时铜导体的趋肤效应 (skin effect) 会使信号的振幅衰减，线宽越细衰减越大，可以采用增加线宽来减小衰减，数量级是双倍线宽可以使衰减减半。所谓趋肤效应是：高频时，电流总是趋向导体的表面流动，在导体内部，沿导体截面信号电路密度呈指数衰减，电路密度减小为原来1/e时的深度叫趋肤深度，频率越高，趋肤深度越小，导致导体的电阻增大，损耗增大。趋肤深度与频率的平方根成反比。l PHY到变压器的发送差分对布在顶层，这样就无过孔

35、。PHY到变压器的接收差分对布在底层。原因是发送差分信号能量强，若有过孔，则在临界频率易发生振荡。接收差分信号能量弱，即使有过孔，也不易发生振荡。l PHY的TRD±Pin与变压器之间以及变压器与RJ45之间的区域不能有任何其它信号Traces（clock,LED,outputs等），以防噪音耦合到TRD±Traces。1.7.5 关于信号线长度l PCI信号线在PCI扩展卡上，PCI时钟线长度为2.5 英寸，其它信号线长度为1英寸。在PCI主板上若仅有PCI连接器而没有PCI设备，则到达每个PCI连接器上的PCI时钟线长度应相等。在PCI主板上除了有PCI连接器以外还有P

36、CI设备（例如在板以太网接口芯片），则要保证到达所有PCI设备的PCI时钟线长度相等。若到达PCI连接器长度为L，则到达在板PCI设备的长度应该是L+2.5英寸。l SDRAM时钟线到各SDRAM芯片的时钟线长度应相等。若嵌入的存储器控制器除了有几个SDRAM 时钟输出信号SDRAM_CLK(3:0)以外，还有SDRAM_SYNC_OUT（或称为MCLKO）和SDRAM_SYNC_IN（或称为MCLKI），则由SDRAM_SYNC_OUT到SDRAM_SYNC_IN的长度应该等于SDRAM_CLK(3:0) 时钟长度加上一个补偿，这个补偿等于SDRAM卡内时钟线长度。对于DIMM卡，这个长度为

37、75mm，对于SODIMM卡这个长度为61mm。例如：8245板MCLKO+MCLKI=L+61mm，L为SDRAM_CLK(3:0)布线长度（包括串接电阻前、后）。若连接的存储器不是DIMM卡，而是SDRAM 芯片，则不需要这个补偿。l 三层交换机主板IX2424-K6输入时钟CLK125POR与3个物理芯片LXT9785-6、44输入参考时钟长度应该相等。1.7.6 考虑焊接工艺l 0603电阻电容或电阻排的下面不要走线，以防止焊接短路。l 做PCB元件库时要将PAD向外伸长一些，防止虚焊，现在的0603电阻库和PLCC座元件库PAD较短，容易虚焊。l 表贴电阻电容和二极管不要放在两个较高

38、器件的中间，表贴电解电容的PAD不要靠近高器件，两个表贴电解电容的PAD不要靠近，防止手工焊接时烙铁伸不进。2 关于原理图2.3 器件和信号线的方向原则上器件摆放的方向是由上到下由左到右。信号线的方向是从上到下从左到右。为了增加可读性，输入信号要标明从哪页来，输出信号要标明到哪页去。来自/到本页内的信号可不加页连接器，来自/到本页外的信号要加页连接器，页连接器的方向要与信号的输入输出方向一致。2.4 CMOS电路的输入不能悬空CMOS电路不用的输入Pin不能悬空，要加上拉电阻或下拉电阻。若这个Pin是低有效信号，则加上拉，若是高有效信号，则加下拉。使其永远不能成为有效状态。上拉的高电平是该芯片

39、的供电电平。2.5 必须牢固记住一般的器件（除去OC门和三态门）输出端不能线或，不能对地短路。否则会损坏器件。其原因见附录。2.6 电源引脚必须考虑高频和低频去耦电容每个大功率器件要安装一个16uF以上的电解电容或钽电容，元器件的每个电源引脚要安装一个高频去耦电容。每个小芯片，例如SOIC封装的器件，其供电Pin的去耦电容，最好画在该芯片附近，或画在同一页上，防止 PCB布线时将一个容值不匹配的电容当做它的去耦电容。对于频率较高的晶振，其电源Pin最好安装1个磁珠到电源，2个高频去耦电容（0.1uF和0.01uF）到地。2.7 低有效的信号要加标志为了逻辑关系清晰，凡是低有效的信号要加标志，末尾标志的例子有; #，*，_N等。3 PCB布线后的检查l 检查外形尺寸、安装孔是否符合要求。l 检查元件库封装、尺寸是否与实物相符。l 检查丝印标注是否齐全，位置是否有二义性，是否在过孔或焊盘上影响视线。l 检查高频信号线是否跨越了相邻层电地开的沟。如果有这种情况，要设法消除，或者重新开沟，或者重新布局。l 检查端接电阻位置是否正确，串接电阻靠近驱动源，并联电阻靠近负载。