最佳接收机的仿真和实现剖析

1、最佳接收机的仿真和实现姓名 ：热合曼·吾拉音目录最佳接收机的仿真和实现1目录2第2章 基于匹配滤波器的最佳接受原理32.1匹配滤波器的概述32.2匹配滤波器接收机原理32.2.1.一般情况下的匹配滤波器42.2.2.白噪声条件下的结果42.2.3 匹配滤波的最佳接收机6第4章 VHDL 语言实现最佳接收机84.1 VHDL简介84.2 QPSK匹配滤波器的VHDL设计84.2.1 正交相移键控（QPSK）84.2.3 QPSK匹配滤波器的仿真8附录2 vhdl程序11 第2章 基于匹配滤波器的最佳接受原理2.1匹配滤波器的概述 在白噪声干扰下，如果线性滤波器的输出端在某一时刻上使信号

2、的瞬时功率与白噪声平均功率之比达到最大，就可以使判决电路错误判决的概率最小。这样的线性滤波器称为疲惫滤波器。所以，匹配滤波器是最大输出信噪比意义下的最佳线性滤波器。用匹配滤波器构成的接收机是满足最大输出信噪比准则的最佳接收机，也称为匹配滤波器接收机。 2.2匹配滤波器接收机原理对于二进制数字信号，根据它们的时域表达式及波形可以直接得到相应的解调方法。在加性白高斯噪声的干扰下，这些解调方法是否是最佳的，这是我们要讨论的问题。数字传输系统的传输对象是二进制信息。分析数字信号的接收过程可知，在接收端对波形的检测并不重要，重要的是在背景噪声下正确的判断所携带的信息是哪一种。因此，最有利于作出正确判断的

3、接收一定是最佳接收。从最佳接收的意义上来说，一个数字通信系统的接收设备可以看作一个判决装置，该装置由一个线性滤波器和一个判决电路构成，如图1所示。线性滤波器对接收信号进行相应的处理，输出某个物理量提供给判决电路，以便判决电路对接收信号中所包含的发送信息作出尽可能正确的判决，或者说作出错误尽可能小的判决。收信号 线性滤波器判决电路数字信息 图2.2-1 简化的接收设备假设有这样一种滤波器，当不为零的信号通过它时，滤波器的输出能在某瞬间形成信号的峰值，而同时噪声受到抑制，也就是能在某瞬间得到最大的峰值信号功率与平均噪声功率之比。在相应的时刻去判决这种滤波器的输出，一定能得到最小的差错率。匹配滤波器

4、是一种在最大化信号的同时使噪声的影响最小的线性滤波器设计技术。注意：该滤波器并不保持输入信号波形，其目的在于使输入信号波形失真并滤除噪声，使得在采样时刻输出信号值相对于均方根（输出）噪声值达到最大。2.2.1.一般情况下的匹配滤波器匹配滤波器图2.2-2 匹配滤器s(t)： 匹配滤波器输入信号；n(t)： 匹配滤波器输入噪声；s0(t)：匹配滤波器输出信号；n0(t)：匹配滤波器输出噪声；h(t)或H(f)：匹配滤波器。匹配滤波器的目的就是使下式取最大值： (2-1)使上式取最大值的转移函数为： (2-2)式中是已知的时宽为T秒的输入信号的傅立叶变换，是输入噪声的功率谱密度PSD。K是一个任意

5、非0实常数。是计算时的采样时间。详细推导公式见参考教材。2.2.2.白噪声条件下的结果在白噪声条件下,匹配滤波器可简化描述如下：对白噪声，上式变为： (2-3) 特别是对输入的实信号波形时，有： （2-4）上式表明匹配滤波器（白噪声情况下）的冲激响应就是已知输入信号波形反转并平移了，见图3，因此称滤波器与信号“匹配” 。图3所示的匹配滤波器波形，也称积分清除（匹配）滤波器。假定输入信号为矩形脉冲，如图2.2-3(a)所示。 图2.2-3 与匹配滤波器有关的波形 （5）图2.2-3 匹配滤波器波形信号时宽为 。对白噪声情况，匹配滤波器的冲激响应为： （2-5）为方便起见，令为1，如图2.2-3（

6、b）所示。由该图可见，要使冲激响应可实现，要求： 这里采用，是因为这是满足可实现条件的最小值。要使滤波器输出最大信号值前的等待时间（即）最小化。图2.2-3（c）示出了时的，如图2.2-3（d）示出了输出信号，注意输出信号的峰值出现在。为了使峰值出现在，输入信号经滤波后将会有失真。在比特波形为矩形的数字信号传输技术中，该匹配滤波器相当于积分清除滤波器。假设输入信号为矩形波形，在输出信号值最大时对其进行抽样。则处的滤波器的输出为： （2-6）将图3（c）所示匹配滤波器冲激响应带入上式，等式变为： （2-7）因此，需要将输入信号加噪声在一个符号区间T（对二进制信号传输是比特区间）上积分，然后在符号

7、区间末将积分输出“清空”。这种方法示于图4（二进制信号）。注意，为了使最优滤波器工作正常，需要一个外部时钟信号，称为比特同步。而且，由于输出采样值仍被噪声干扰（尽管匹配滤波器已使噪声达到最小），输出信号不是二进制的。将输出送入比较器，可将其转换为二进制信号。2.2.3 匹配滤波的最佳接收机根据匹配滤波器原理可做出匹配滤波器的最佳接收机。最佳接收机框图如下：相乘相乘积分积分抽样判决抽样判决比较 S1(t)t=Tt=TS0(t)x(t)图2.2-4 最佳接收机框图其中判决公式如下: 第4章 VHDL 语言实现最佳接收机4.1 VHDL简介VHDL 的英文全名是 Very-High-Speed In

8、tegrated Circuit Hardware Description Language，诞生于 1982 年。1987 年底，VHDL被 IEEE 和美国国防部确认为标准硬件描述语言。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计

9、就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。 4.2 QPSK匹配滤波器的VHDL设计 4.2.1 正交相移键控（QPSK）四相相移键控（QPSK）是一种性能优良，应用十分广泛的数字调制方式，它的频带利用率高，是二相相移键控（BPSK）的2倍。且QPSK调制技术抗干扰能力强，采用相干检测时其误码率性能与BPSK相同。本文用VHDL软件对QPSK通信系统的发射和接收过程的具体实现进行模拟仿真，并对各个模块进行频谱分析。四相相移键控（QPSK）是利用载波的四种不同相位差来表征输入的数字信息，是4进制相移键控。QPSK是M=4的调相技术，它规定了四种载波相位，

10、分别是450，1350，2250，2750，调制器输入的序列是二进制数字序列，为了能和四进制的相位配合起来，则需要把二进制数据变换成四进制数据，就是说需要把二进制数字序列中的每两个比特分成一组，共有四种组合，即00，01，10，11，其中每一组成为双比特码元。每一个双比特码元是由两位二进制信息比特组成，它们分别代表四进制四个符号中的一个符号。QPSK中每次调制可传输两个信息比特，这些信息比特是通过载波的四种相位传递的。解调器根据星座图及接收到的载波信号的相位来判断发送端发送的信息比特。4.2.3 QPSK匹配滤波器的仿真QPSK匹配滤波器VHDL设计能比较直接地阐释匹配滤波器的功能，在整个过程

11、中，基于所学的EDA程序编程知识与通信匹配滤波器的理论知识，充分利用了VHDL程序语言的特点，凭此得以完成 设计，最后得到程序流程图如图4.2-1所示。图4.2-1 VHDL程序设计基本流程对QPSK匹配滤波进行仿真时，QPSK信号的波形主要有四种，而匹配滤波器储存的是其对称移位的信号。下表为QPSK匹配滤波器程序仿真涉及的输入信号、载波编码及输出的匹配波形。表4-1 QPSK信号与匹配波形输入信号（编号）载波波形（编码）匹配波形00（0）（1100）01（1）（1001）10（2）（0011）11（3）（0110）波形分析：在Max+plus2软件上运行程序得到如图4.2-2所示的波形。图4

12、.2-2 仿真波形图从上图可以看出，当接收到“1100”的波形时，接收机输出了对应的波形编号0；当接收到“1001”、“0011”、“0110”的波形时，接收机输出了相应的编号1、2、3，只是仿真时间有一定延迟。可见，匹配滤波器根据载波编码的不同进行了不同的波形匹配，并在输出端输出了对应的输入波形编码。这种现象从另一个角度上说明了匹配滤波器的功能。附录2 vhdl程序QPSK匹配滤波器VHDL程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity match_rec isport(cl

13、k:in std_logic; reset:in std_logic; x_in:in std_logic; y_out:out std_logic_vector(1 downto 0);end match_rec;architecture translated of match_rec issignal cnt:std_logic_vector(1 downto 0);signal cnt1:std_logic_vector(2 downto 0);signal cnt2:std_logic_vector(2 downto 0);signal cnt3:std_logic_vector(2

14、downto 0);signal cnt4:std_logic_vector(2 downto 0);signal y_out_xhdl1: std_logic_vector(1 downto 0);beginy_out <= y_out_xhdl1;processbeginwait until(clk'event and clk='1');if(not reset='1')thencnt <= "00"cnt1 <= "000"cnt2 <= "000"cnt3 <

15、;= "000"cnt4 <= "000"y_out_xhdl1 <= "00"elsecase cnt iswhen"00"=>if(x_in='1')thencnt1 <= "001"cnt2 <= "001"cnt3 <= "000"cnt4 <= "000"elsecnt1 <= "000"cnt2 <= "000"cn

16、t3 <= "001"cnt4 <= "001"end if;if(cnt1>"010")theny_out_xhdl1 <= "00"elseif(cnt2>"010")theny_out_xhdl1 <= "01"elseif(cnt3>"010")theny_out_xhdl1 <= "10"elsey_out_xhdl1 <= "11"end if;end

17、 if;end if;when"01"=>if(x_in='1')thencnt1 <= cnt1+"001"cnt2 <= cnt2;cnt3 <= cnt3;cnt4 <= cnt4+"001"elsecnt1 <= cnt1;cnt2 <= cnt2+"001"cnt3 <= cnt3+"001"cnt4 <= cnt4;end if;when"10"=>if(x_in='1')

18、thencnt1 <= cnt1;cnt2 <= cnt2;cnt3 <= cnt3+"001"cnt4 <= cnt4+"001"elsecnt1 <= cnt1+"001"cnt2 <= cnt2+"001"cnt3 <= cnt3;cnt4 <= cnt4;end if;when"11"=>if(x_in='1')thencnt1 <= cnt1;cnt2 <= cnt2+"001"cnt3 <= cnt3+"001"