基于FPGA的七段数码显示译码器的设计_第1页
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文档简介

1、实验名称：七段数码显示译码器的设计1. 实验目的：了解七段数码显示译码器的原理学习VHDL的CASE语句应用及多层次设计方法。熟悉Quartus II的使用，熟练掌握程序的编译，波形的仿真及下载的过程。2实验内容： 编写七段数码显示译码器的程序，并编译，下载到试验箱中查看结果。3. 实验方案（程序设计说明）七段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制的译码显示，最方便的方法就是利用译码程序在FPGA中来实现。四个输入，七个输出。4. 实验步骤或程序（经调试

2、后正确的源程序） 见附件A5程序运行结果6出现的问题及解决方法对于下载模式的选择掌握不牢固。实验步骤或程序：程序：entity decl 7 isport(A:in bit_vector(3 downto 0); led7s:out bit_vector(6 DOWNTO 0) );end ;architecture one of decl 7 isbegin process(A) begin case A is when"0000"=>Y<="0111111" when"0001"=>Y<="000

3、0110" when"0010"=>Y<="1011011" when"0011"=>Y<="1001111" when"0100"=>Y<="1100110" when"0101"=>Y<="1101101" when"0110"=>Y<="1111101" when"0111"=>Y<=&qu

4、ot;0000111" when"1000"=>Y<="1111111" when"1001"=>Y<="1101111" when"1010"=>Y<="1110111" when"1011"=>Y<="1111100" when"1100"=>Y<="0111001" when"1101"=>Y<="1011110" when"1110"=>Y<="1111001" when"1111"=>Y<="

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