沈晋宇--基于CORDIC算法的DDS实现

1、沈晋宇-基于CORDIC算法的DDS实现一、 学习流程。二、 分模块学习参考资料。1） IEEE754存储格式。 E-754/References.xhtml 该网页给出了IEEE754的存储格式，另外给出了IEEE754浮点数到十进制转换的网页。 32位IEEE754单精度浮点数到十进制转换网页。 十进制数到32位IEEE754单精度浮点数转换的网页。 2） Verilog语言学习。 中文资料：l 英文资料：Verilog HDL Synthesis A Practical Primer ( J.Bhasker).pdf(不能用迅雷，直接在浏览器中下载) Verilog学习提示（重点掌握）：

2、标识符、常量、变量、运算符（算术、关系、位、逻辑、条件等）、程序结构（model、always）、选择语句（if、case），循环语句（编程的时候不推荐用for、while），状态机（摩尔、米莉状态机）。 练习参考：l 组合逻辑电路设计：1位全加器设计（门电路搭建、行为描述）；1位数码管显示译码器设计（使用if或case语句）。l 时序逻辑电路设计：60进制计数器设计；数字钟设计。l 状态机设计：设计一个序列检测器。如：检测序列中101的个数。3） Xilinx ISE Design Suite 12.3软件学习。l 下载地址：（使用迅雷下载）l 20c4c1f65a2ea3540755600

3、279333f8d|h=yxahv7lj47qsblto424usutiutujvotp|/l 破解文件：xilinx_ise_12.rar (不能用迅雷，直接在浏览器中下载)l 学习资料：快速学习向导：学习向导需要的源程序： (不能用迅雷，直接在浏览器中下载)4） 测试向量文件编写：l VHDL语言的，Verilog语言的测试向量文件的创建与此相类似，请注意参考：l 另外的说明： 5） 文章翻译：（英文资料：Verilog HDL Synthesis A Practical Primer ( J.Bhasker).pdf）的第161205页（具体内容是第三章3.15至附录A前的所有内容）。格

4、式严格按照原书的格式。6） 论文相关标准（请详细阅读）：7） CORDIC算法：参考资料：l 另外一个： (不能用迅雷，直接在浏览器中下载)Matlab2007A下载地址：安装序列号：17-07731-23692-10568-44296-41368-55398-00447-58644-32358-48493-42354-15944-24217-41086-64008-44383-18129-65052-07135-50759-18518-30316-49442-20496-07027-48539-37608-12364-29464-62082-531458）DDS的学习参考资料： 三、 任务要求。1） 熟悉Verilog语言；2） 熟悉ISE开发环境及使用，重点放在行为仿真以及ISim的使用上；3） 熟悉IEEE 754浮点数的存储格式；4） 能使用ISE开发环境熟练编写测试向量文件（testbench）；5） 熟悉CORDIC算法；6） 完成中文翻译；7） 完成文献摘要；8） 根据所查的资料完成相应的开题报告。四、 考核要求。1） 每个阶段的任务没有完成扣十分。2） 相关文