第5章 触发器

1、第五章第五章触发器触发器5.1 触发器的特点与分类触发器的特点与分类5.2 触发器的结构与触发方式触发器的结构与触发方式 5.3 触发器的逻辑功能及其描述方法触发器的逻辑功能及其描述方法5.4 触发器的电气特性触发器的电气特性 5.5 用用Multisim 10测试触发器功能测试触发器功能5.6 触发器的触发器的VHDL描述及其仿真描述及其仿真 一、本章内容一、本章内容 1. 了解触发器的特点及分类。了解触发器的特点及分类。 2. 掌握各类触发器的动作特点。掌握各类触发器的动作特点。 3. 掌握各类触发器的逻辑功能描述方法。掌握各类触发器的逻辑功能描述方法。 4. 了解触发器的电气特性。了解触

2、发器的电气特性。 5. 学会应用学会应用Multisim10 分析触发器的逻辑功分析触发器的逻辑功 能。能。 6. 学会应用学会应用VHDL描述触发器电路。描述触发器电路。二、本章教学目的与要求二、本章教学目的与要求 三、本章知识结构三、本章知识结构5.1 触发器的特点与分类触发器的特点与分类5.1.1 触发器的基本特点触发器的基本特点 能够存储能够存储1位二值信号的基本单元电路统称触发器位二值信号的基本单元电路统称触发器（Flip-Flop）。触发器是在逻辑门电路的基础上）。触发器是在逻辑门电路的基础上引入适当的反馈构成的，它具有记忆功能，能够引入适当的反馈构成的，它具有记忆功能，能够保存保

3、存1位二值信号，是时序逻辑电路的基本单元电位二值信号，是时序逻辑电路的基本单元电路。路。 为了能够保存为了能够保存1位二值信号，触发器必须具备两个位二值信号，触发器必须具备两个基本特点：一是触发器具有两个能自行保持的稳基本特点：一是触发器具有两个能自行保持的稳定状态，分别表示信号的逻辑定状态，分别表示信号的逻辑0和逻辑和逻辑1；二是在；二是在适当输入信号的触发作用下，触发器能够从一种适当输入信号的触发作用下，触发器能够从一种稳定状态转变为另外一种稳定状态，当触发信号稳定状态转变为另外一种稳定状态，当触发信号消失后，能够保持当前状态不变。消失后，能够保持当前状态不变。 触发器在输入信号触发作用下

4、，其稳定状触发器在输入信号触发作用下，其稳定状态的转变包含态的转变包含4种情况：种情况：稳定状态从逻辑稳定状态从逻辑0变为逻辑变为逻辑1；稳定状态从逻辑；稳定状态从逻辑1变为逻辑变为逻辑0；稳定状态从逻辑稳定状态从逻辑0变为逻辑变为逻辑0；稳定状态从；稳定状态从逻辑逻辑1变为逻辑变为逻辑1。5.1.2 触发器的分类触发器的分类 触发器的种类很多，按照电路结构的不同，触发触发器的种类很多，按照电路结构的不同，触发器可以分为器可以分为基本触发器、同步触发器、主从触发基本触发器、同步触发器、主从触发器、边沿触发器器、边沿触发器等。等。 这些不同电路结构的触发器在状态转变过程中具这些不同电路结构的触发

5、器在状态转变过程中具有不同的动作特点，触发信号的触发方式也不一有不同的动作特点，触发信号的触发方式也不一样。样。 按照触发方式不同，触发器可以分为按照触发方式不同，触发器可以分为电平触发的电平触发的触发器、脉冲触发的触发器、边沿触发的触发器触发器、脉冲触发的触发器、边沿触发的触发器。 按照触发器的逻辑功能分，可以分为按照触发器的逻辑功能分，可以分为RS触发器、触发器、JK触发器、触发器、D触发器、触发器、T触发器和触发器和 触发器触发器。T 根据触发器存储数据的原理不同，将触发器分为根据触发器存储数据的原理不同，将触发器分为静态触发器和动态触发器两大类。静态触发器是静态触发器和动态触发器两大类

6、。静态触发器是靠电路状态的自锁存储数据的；动态触发器是通靠电路状态的自锁存储数据的；动态触发器是通过在过在MOS管栅极输入电容上存储电荷来存储数据管栅极输入电容上存储电荷来存储数据的。的。 触发器的电路结构和逻辑功能之间不存在固定的触发器的电路结构和逻辑功能之间不存在固定的对应关系，用同一种电路结构可以实现不同逻辑对应关系，用同一种电路结构可以实现不同逻辑功能的触发器，也就是说，同一种逻辑功能的触功能的触发器，也就是说，同一种逻辑功能的触发器也以用不同的电路结构来实现。发器也以用不同的电路结构来实现。 触发器的触发方式是由其电路结构形式决定的，触发器的触发方式是由其电路结构形式决定的，所以，触

7、发器的电路结构与触发方式之间存在固所以，触发器的电路结构与触发方式之间存在固定的对应关系。定的对应关系。如果是采用同步如果是采用同步RS结构的触发器，结构的触发器，无论逻辑功能如何，一定是电平触发的触发器；无论逻辑功能如何，一定是电平触发的触发器；如果是采用主从如果是采用主从RS结构的触发器，无论逻辑功能结构的触发器，无论逻辑功能如何，一定是脉冲触发的触发器。因此，同一种如何，一定是脉冲触发的触发器。因此，同一种触发方式可以实现不同逻辑功能的触发器，也就触发方式可以实现不同逻辑功能的触发器，也就是说，同一逻辑功能的触发器可以用不同的触发是说，同一逻辑功能的触发器可以用不同的触发方式来实现。例如

8、边沿触发方式可以实现方式来实现。例如边沿触发方式可以实现D触发触发器，也可以实现器，也可以实现JK触发器。触发器。 逻辑功能逻辑功能和和触发方式触发方式是触发器的两个重要属性。是触发器的两个重要属性。 5.2 触发器的结构与触发方式触发器的结构与触发方式 触发器按照电路结构形式，可以分为基本触发器、触发器按照电路结构形式，可以分为基本触发器、同步触发器、主从触发器、边沿触发器、维持阻同步触发器、主从触发器、边沿触发器、维持阻塞触发器等，本节将按照触发器的不同电路结构，塞触发器等，本节将按照触发器的不同电路结构，介绍各类触发器的工作原理及逻辑功能。介绍各类触发器的工作原理及逻辑功能。 5.2.1

9、 基本基本RS触发器触发器 基本基本RS触发器是各类触发器中电路结构最简单的触发器是各类触发器中电路结构最简单的触发器，也是其它触发器的组成部分，因此基本触发器，也是其它触发器的组成部分，因此基本RS触发器是最基本的触发器。触发器是最基本的触发器。1、双稳态电路、双稳态电路问题：由于电路没有输入，无法控制或改变它的状态。问题：由于电路没有输入，无法控制或改变它的状态。 电路有两个稳定工作状态：电路有两个稳定工作状态：10QQ01QQ2、由与非门构成的基本、由与非门构成的基本RS触发器触发器 电路结构和符号电路结构和符号 特性表特性表 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1

10、1010101011*1*001101SRnQ1nQSRnQSR1nQnQSR 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1010101011*1*0011011nQnQSR3. 或非门构成的基本或非门构成的基本RS触发器触发器011010011100置位端置位端复位端复位端特性表特性表R S 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1010101010111000*0*nQ1nQ4. 集成基本集成基本RS触发器触发器 常用的集成基本常用的集成基本RS触发器分为两类，一类是触发器分为两类，一类是CMOS集成基本触发器，一类是集成基本触发器，一类是TTL集成

11、基本触集成基本触发器。发器。CC4044、CC4043属于属于CMOS集成基本触集成基本触发器，发器，74LS279、74279属于属于TTL集成基本触发器。集成基本触发器。CC4044的逻辑符号图的逻辑符号图 5. 基本基本RS触发器的应用触发器的应用 作为存储单元，可存储作为存储单元，可存储1 1位二进制信息。位二进制信息。 其它功能触发器的基本组成部分。其它功能触发器的基本组成部分。 构成单脉冲发生器构成单脉冲发生器 vO窄脉冲窄脉冲由基本由基本RS触发器构成的单脉冲发生器触发器构成的单脉冲发生器 5.2.2 同步触发器同步触发器 基本基本RS触发器的特点是输入信号直接控制触发器触发器的

12、特点是输入信号直接控制触发器的输出状态，只要输入信号发生变化，触发器就的输出状态，只要输入信号发生变化，触发器就会根据其逻辑功能发生相应的变化，这就使电路会根据其逻辑功能发生相应的变化，这就使电路的抗干扰能力下降，而且不便于多个触发器同步的抗干扰能力下降，而且不便于多个触发器同步工作。在实际应用中，为了使多个触发器能够按工作。在实际应用中，为了使多个触发器能够按照一定的节拍同步工作，就需要一个触发信号，照一定的节拍同步工作，就需要一个触发信号，当触发信号变为有效电平以后，触发器能够按照当触发信号变为有效电平以后，触发器能够按照输入信号置成相应的状态。输入信号置成相应的状态。通常将这个触发信号通

13、常将这个触发信号称为时钟信号，记做称为时钟信号，记做CLK（或（或CP）。这种与时钟。这种与时钟信号同步工作的触发器称为同步触发器或钟控触信号同步工作的触发器称为同步触发器或钟控触发器。发器。CLK=0：基本：基本RS触发器输入端均为触发器输入端均为1，状态保持不变，状态保持不变1. 同步同步RS触发器触发器 电路结构和逻辑符号电路结构和逻辑符号 基本基本RS触触发器发器时钟脉冲时钟脉冲CLK=1：S、R通过通过“非非”门作用于基本门作用于基本RS触发触发器器 逻辑功能逻辑功能QRSQ*0RS （约束条件）（约束条件）0101XX0XX01110100000010100111111110101

14、00111111101*1*1nnCLK R S QQ同步同步RS触发器的工作波形触发器的工作波形 基本基本RS触发器与同步触发器与同步RS触发器的区别触发器的区别 （a）基本）基本RS触发器输出波形触发器输出波形 （b b）同步）同步RS触发器输出波形触发器输出波形 结论：同步结论：同步RS触发器只在触发器只在CLK高电平期间接收输入信号，基高电平期间接收输入信号，基本本RS触发器任何时候均能接收输入信号。触发器任何时候均能接收输入信号。 （a）电路结构）电路结构 带异步置位、复位端得电平触发带异步置位、复位端得电平触发SR触发器触发器 （b）图形符号）图形符号 2. 同步同步D触发器触发器

15、 由于同步由于同步RS触发器要求输入信号满足触发器要求输入信号满足RS=0的约束的约束条件，使用时受到一定的限制。为了解决这个问条件，使用时受到一定的限制。为了解决这个问题，就需要对电路进行改进。如果在同步题，就需要对电路进行改进。如果在同步RS触发触发器的输入端增加一个非门，电路结构如图所示，器的输入端增加一个非门，电路结构如图所示，则约束条件则约束条件RS=0可自动满足。这种触发器被称为可自动满足。这种触发器被称为同步同步D触发器，它适用于单输入信号的场合。触发器，它适用于单输入信号的场合。 同步同步D触发器的特性表触发器的特性表CLKD00111100110101010100111nQn

16、Q3. 同步同步JK触发器触发器 在同步在同步RS触发器的基础上，从触发器的基础上，从Q和引出两条反馈和引出两条反馈线，构成另外一种有两个输入端的触发器，称为线，构成另外一种有两个输入端的触发器，称为同步同步JK触发器，其逻辑电路图和逻辑符号图如图触发器，其逻辑电路图和逻辑符号图如图所示。所示。同步同步JK触发器的特性表触发器的特性表CLKJ K0011111111 0 00 00 10 11 01 01 11 101010101010101001110nQ1nQ必翻或必翻或计数计数保持保持置置0置置14. 同步同步T触发器触发器 将同步将同步JK触发器的两个输入端连接到一起，作为触发器的两个

17、输入端连接到一起，作为一个输入端，改作一个输入端，改作T，就构成了同步，就构成了同步T触发器。它触发器。它的特点是在当的特点是在当CLK=1时，如果时，如果T=0，触发器输出，触发器输出状态保持不变；如果状态保持不变；如果T=1，触发器的输出状态发，触发器的输出状态发生翻转，即变为原状态的非。生翻转，即变为原状态的非。 同步同步T触发器的特性表触发器的特性表CLKT0011110011010101010110nQ1nQ5. 同步触发器的动作特点同步触发器的动作特点 同步触发器同步触发器在在CLK=0期间，触发器不接受输入信期间，触发器不接受输入信号，触发器输出状态保持不变；在号，触发器输出状态

18、保持不变；在CLK=1期间，期间，触发器接受输入信号，触发器的输出状态将根据触发器接受输入信号，触发器的输出状态将根据输入信号的状态而发生改变。输入信号的状态而发生改变。这种触发方式称为这种触发方式称为电平触发方式。在电平触发方式。在CLK=1且脉冲宽度较宽时，如且脉冲宽度较宽时，如果触发器的输入信号发生多次改变，触发器的输果触发器的输入信号发生多次改变，触发器的输出可能出现连续不停的多次翻转，从而使电路的出可能出现连续不停的多次翻转，从而使电路的可靠性降低，抗干扰能力较差。可靠性降低，抗干扰能力较差。5.2.3 主从触发器主从触发器 主从触发器是目前使用较多的触发器之一，它克主从触发器是目前

19、使用较多的触发器之一，它克服了同步触发器中的空翻现象，提高了电路的服了同步触发器中的空翻现象，提高了电路的可靠性。主从触发器主要有主从可靠性。主从触发器主要有主从RS触发器和主触发器和主从从JK触发器。触发器。主从主从RS触发器触发器 当当CLK=1时，与非门时，与非门G7、G8被打开，被打开，G3、G4被被封锁，主触发器根据输入端封锁，主触发器根据输入端S和和R的状态翻转，而的状态翻转，而从触发器的输出状态保持不变。从触发器的输出状态保持不变。 当当CLK由由1负向跳变为负向跳变为0时，由于跳变后时，由于跳变后CLK=0，与非门与非门G7、G8被封锁，主触发器的输出被封锁，主触发器的输出 和

20、和 维持维持CLK跳变前的状态不变；而此时跳变前的状态不变；而此时 由由0正正向跳变为向跳变为1，与非门，与非门G3、G4被打开，从触发器按被打开，从触发器按照主触发器照主触发器CLK由由1负向跳变为负向跳变为0时刻的状态而变时刻的状态而变化。由于此时的主触发器维持原状态不变，因此化。由于此时的主触发器维持原状态不变，因此从触发器的状态不再改变，所以主从从触发器的状态不再改变，所以主从RS触发器的触发器的翻转只发生在翻转只发生在CLK为低电平期间。为低电平期间。Q主Q主CLK 主从主从RS触发器的工作分两步进行。触发器的工作分两步进行。第一步，当第一步，当CLK由由0跳变为跳变为1及及CLK=

21、1时，主触发器接受输入时，主触发器接受输入信号，状态发生变化，而从触发器状态不变。第信号，状态发生变化，而从触发器状态不变。第二步，当二步，当CLK由由1跳变为跳变为0及及CLK=0时，主触发器时，主触发器被封锁，状态不变，从触发器接受跳变时的主触被封锁，状态不变，从触发器接受跳变时的主触发器的状态，从触发器的状态发生变化。发器的状态，从触发器的状态发生变化。由于在由于在CLK=0期间，主触发器不再接受输入信号，因此期间，主触发器不再接受输入信号，因此就不会引起触发器状态发生两次以上的翻转，这就不会引起触发器状态发生两次以上的翻转，这样就克服了多次翻转现象。但是由于主触发器本样就克服了多次翻转

22、现象。但是由于主触发器本身是同步身是同步RS触发器，所以在触发器，所以在CLK=1期间，期间， 和和 的状态会随的状态会随S、R状态的变化而多次改变，并且输状态的变化而多次改变，并且输入信号仍需遵守入信号仍需遵守RS=0的约束条件。的约束条件。Q主Q主*CLK变为低电平后输出状态不确定，不允许使用。变为低电平后输出状态不确定，不允许使用。【例5-2】 在主从RS触发器电路中，如果CLK、R、S的电压波形如图所示，试画出Q和 的电压波形，假定触发器的初始状态为Q=0。Q2. 主从主从JK触发器触发器 由于主从由于主从RS触发器要遵守触发器要遵守RS=0的约束条件，给使的约束条件，给使用带来了不便

23、，为了使用带来了不便，为了使R=S=1时触发器的次态也时触发器的次态也可以确定，将主从可以确定，将主从RS触发器的触发器的Q和端作为一对附和端作为一对附加的控制信号接到输入端，便构成了主从加的控制信号接到输入端，便构成了主从JK触发触发器。器。 若若J=1、K=0，则，则CLK=1时主触发器置时主触发器置1，CLK由由1变为变为0以后，以后，从触发器被置为从触发器被置为1，即，即Qn+1=1。 若若J=0、K=1，则，则CLK=1时主触发器置时主触发器置0，CLK由由1变为变为0以后，以后，从触发器被置为从触发器被置为0，即，即Qn+1=0。 若若J=K=0，则由于门，则由于门G7、G8被封锁

24、，触发器保持原状态不变，被封锁，触发器保持原状态不变，即即Qn+1=Q。 若若J=K=1时，分别两种情况考虑。第一种是时，分别两种情况考虑。第一种是Q=0，这时门，这时门G8被被封锁，封锁，CLK=1时仅时仅G7输出低电平信号，故主触发器置输出低电平信号，故主触发器置1。CLK由由1变变0以后从触发器置以后从触发器置1，即，即Qn+1=1 。第二种是第二种是Q=1。这时门。这时门G7封封锁，在锁，在CLK=1时仅时仅G8输出低电平信号，故主触发器置输出低电平信号，故主触发器置0。当。当CLK由由1变变0以后从触发器置以后从触发器置0，故，故Qn+1=0 。1nQQ由于主从由于主从JK触发器的主

25、触触发器的主触发器在发器在CLK=1的全部时间的全部时间里可以接受输入信号，而里可以接受输入信号，而且且Q和和 接回到了输入端，接回到了输入端，所以在所以在Q=0时主触发器只能时主触发器只能接受置接受置1输入信号，在输入信号，在Q=1时主触发器只能接受置时主触发器只能接受置0输输入信号。入信号。这样在这样在CLK=1期期间主触发器就只可能翻转间主触发器就只可能翻转一次，而且一旦翻转了就一次，而且一旦翻转了就不会回到原来状态，也不不会回到原来状态，也不再随输入信号再随输入信号J、K的变化的变化而变化。这就是主从而变化。这就是主从JK触触发器的发器的一次翻转一次翻转特性。特性。QQQJKCLK14

26、352Q主主Q主已知已知CLK、J、K的波形，试画出主从触发器的波形，试画出主从触发器Q和和 的电压波的电压波形。设的初始状态为形。设的初始状态为Q=0。 Q3. 主从触发器的动作特点主从触发器的动作特点 触发器的翻转分两步动作。第一步，在CLK=1期间主触发器接受主输入端的信号，被置成相应的状态，而从触发器不动；第二步，在CLK的下降沿到来时从触发器按照主触发器的状态翻转，所以Q和Q状态的改变发生在CLK的下降沿。 因为主触发器本身是一个同步RS触发器，所以在CLK=1的全部时间里输入信号都将对主触发器起控制作用。 由于存在这两个动作特点，在使用主从结构的触发器时经由于存在这两个动作特点，在

27、使用主从结构的触发器时经常会遇到这样一种情况，就是在常会遇到这样一种情况，就是在CLK=1期间输入信号发生期间输入信号发生过变化以后，过变化以后，CLK下降沿到达时从触发器的状态不一定能下降沿到达时从触发器的状态不一定能按此时的输入信号的状态来确定，而必须考察整个按此时的输入信号的状态来确定，而必须考察整个CLK=1期间里输入信号的变化过程才能够确定触发器的次态。期间里输入信号的变化过程才能够确定触发器的次态。4. 集成主从集成主从JK触发器触发器 常用的集成主从常用的集成主从JK触发器有触发器有74107、74111、7442等。等。74107带是带有异步清除功能的集成主从带是带有异步清除功

28、能的集成主从JK触发器。触发器。74111是带有异步置位和清除功能的集成是带有异步置位和清除功能的集成主从主从JK触发器，它在时钟信号触发器，它在时钟信号CLK的上升沿瞬间的上升沿瞬间将输入信号将输入信号J、K的状态存入主触发器，在的状态存入主触发器，在CLK的的下降沿，再将主触发器的状态送入从触发器。下降沿，再将主触发器的状态送入从触发器。 5.2.4 边沿触发器边沿触发器 边沿触发器的输出状态仅仅发取决于边沿触发器的输出状态仅仅发取决于CLK上升沿上升沿（或下降沿）时输入信号的状态，输入信号在此（或下降沿）时输入信号的状态，输入信号在此之前和之后的状态对触发器的次态没有影响，从之前和之后的

29、状态对触发器的次态没有影响，从而克服了空翻现象，这样就提高了触发器的可靠而克服了空翻现象，这样就提高了触发器的可靠性，增强了触发器的抗干扰能力。目前，数字集性，增强了触发器的抗干扰能力。目前，数字集成电路产品中的边沿触发器有成电路产品中的边沿触发器有CMOS传输门边沿传输门边沿触发器、维持阻塞触发器、利用门电路传输延迟触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器等。时间的边沿触发器等。1. CMOS传输门边沿触发器传输门边沿触发器 在在COMS电路中，经常利用电路中，经常利用CMOS传输门组成基传输门组成基本的触发器，利用本的触发器，利用CMOS传输门构成的同步传输门构成的同步D

30、触触发器如图所示。当发器如图所示。当CLK=1时，传输门时，传输门TG1导通，导通，TG2截止，输出截止，输出Q=D，而且在，而且在CLK=1的全部时间的全部时间里，里，Q的状态始终跟随输入信号的状态始终跟随输入信号D的状态。当的状态。当CLK由由1跳变到跳变到0以后，传输门以后，传输门TG2导通，导通，TG1截止，触截止，触发器的输出状态保持不变，将发器的输出状态保持不变，将CLK=1时接受到的时接受到的输入信号保存起来。输入信号保存起来。CMOS传输门构成的边沿触发传输门构成的边沿触发D触发器触发器 上升沿触发上升沿触发 下降沿触发下降沿触发 2. 维持阻塞触发器维持阻塞触发器维持阻塞结构

31、的维持阻塞结构的RS触发器触发器 维持阻塞结构的维持阻塞结构的D触发器触发器 3. 利用门电路传输延迟时间的边沿触发器利用门电路传输延迟时间的边沿触发器 下图是下降沿触发的下图是下降沿触发的JK触发器的电路结构图，它触发器的电路结构图，它是由两个与或非门构成的基本触发器，是利用门是由两个与或非门构成的基本触发器，是利用门电路的传输延迟时间实现边沿触发的，这种结构电路的传输延迟时间实现边沿触发的，这种结构常见于常见于TTL集成电路中。集成电路中。下降沿触发的下降沿触发的JK触发器触发器4. 边沿触发器的动作特点边沿触发器的动作特点 通过对上述通过对上述3种边沿触发器工作过程的分析种边沿触发器工作

32、过程的分析可知，它们的可知，它们的次态仅取决于时钟信号的上次态仅取决于时钟信号的上升沿或是下降沿到达时输入信号的逻辑状升沿或是下降沿到达时输入信号的逻辑状态，态，而此前或此后的输入信号的状态对触而此前或此后的输入信号的状态对触发器的输出没有影响。发器的输出没有影响。上升沿触发的触发上升沿触发的触发器又被称为正触发的触发器，下降沿触发器又被称为正触发的触发器，下降沿触发的触发器又被称为负触发的触发器。的触发器又被称为负触发的触发器。 常用的集成边沿触发器主要由常用的集成边沿触发器主要由74LS74、74LS112、74LS175、74LS273等。等。74LS74是上升沿触发的双是上升沿触发的双

33、D触发器，触发器，74LS112是下降沿触发的双是下降沿触发的双JK触发器，触发器，74LS175是带有公共时钟、公用清零端的四是带有公共时钟、公用清零端的四D触发触发器，器，74LS273是带有异步清零端的八是带有异步清零端的八D触发器。触发器。5. 集成边沿触发器集成边沿触发器74LS74的特性表的特性表CLKD 1 0 0 1 1 1 1 1 1 1001DSDR1nQnQ100174LS74的引脚功能图的引脚功能图 5.3 触发器的逻辑功能及其描述方法触发器的逻辑功能及其描述方法 按照触发器逻辑功能的不同特点，通常将触发器按照触发器逻辑功能的不同特点，通常将触发器分为分为RS触发器、触

34、发器、JK触发器、触发器、D触发器、触发器、T 触发器触发器和和 触发器。触发器逻辑功能可以采用特性表、触发器。触发器逻辑功能可以采用特性表、特性方程、状态转换图等多种形式进行描述。特性方程、状态转换图等多种形式进行描述。 触发器的特性方程是将触发器特性表所描述的逻触发器的特性方程是将触发器特性表所描述的逻辑关系用逻辑函数式来表示，可以利用逻辑代数辑关系用逻辑函数式来表示，可以利用逻辑代数的公式和定理进行运算和变换。为了更加直观地的公式和定理进行运算和变换。为了更加直观地显示触发器的逻辑功能，有时将触发器的特性表显示触发器的逻辑功能，有时将触发器的特性表转换为状态转换图。在状态转换图中以圆圈表

35、示转换为状态转换图。在状态转换图中以圆圈表示触发器的各个状态，以箭头表示状态转换的方向，触发器的各个状态，以箭头表示状态转换的方向，并在箭头旁注明了状态转换的条件。并在箭头旁注明了状态转换的条件。T 按照触发器逻辑功能的不同特点，通常将触发器按照触发器逻辑功能的不同特点，通常将触发器分为分为RS触发器、触发器、JK触发器、触发器、D触发器、触发器、T 触发器触发器和和 触发器。触发器。触发器逻辑功能可以采用触发器逻辑功能可以采用特性表、特性表、特性方程、状态转换图特性方程、状态转换图等多种形式进行描述。等多种形式进行描述。 触发器的特性方程是将触发器特性表所描述的逻触发器的特性方程是将触发器特

36、性表所描述的逻辑关系用逻辑函数式来表示，可以利用逻辑代数辑关系用逻辑函数式来表示，可以利用逻辑代数的公式和定理进行运算和变换。为了更加直观地的公式和定理进行运算和变换。为了更加直观地显示触发器的逻辑功能，有时将触发器的特性表显示触发器的逻辑功能，有时将触发器的特性表转换为状态转换图。在状态转换图中以圆圈表示转换为状态转换图。在状态转换图中以圆圈表示触发器的各个状态，以箭头表示状态转换的方向，触发器的各个状态，以箭头表示状态转换的方向，并在箭头旁注明了状态转换的条件。并在箭头旁注明了状态转换的条件。T5.3.1 RS触发器触发器RS触发器的特性表触发器的特性表R S 0 00 00 10 11

37、01 01 11 101010101011100不定不定不定不定nQ1nQ1()0nnnnnQS R QSR QSR QSRS R QRS 10nnQSR QRS RS触发器的状态转换图触发器的状态转换图 RS触发器的状态转换图触发器的状态转换图 RS触发器的特性方程触发器的特性方程 RS触发器的状态转换图触发器的状态转换图 5.3.2 JK触发器JK触发器的特性表触发器的特性表J K QnQn+1 0 00 00 10 11 01 01 11 101010101010011101nnnQJQK QJK触发器的特性方程触发器的特性方程 JK触发器的状态转换图触发器的状态转换图 5.3.3 D触

38、发器D触发器的特性表触发器的特性表D Qn Qn+1001101010011D触发器的特性方程触发器的特性方程 1nQDD触发器的状态转换图触发器的状态转换图 5.3.4 T与与 触发器触发器TT触发器的特性表触发器的特性表T Qn Qn+1001101010110T触发器的特性方程触发器的特性方程1()nnnQT QT QT触发器的状态转换图触发器的状态转换图 1()nnQQ在使用在使用T触发器时，有时只需触发器时，有时只需T=1时的电路功能，即在时的电路功能，即在有效时钟信号的控制下，触发器的输出状态发生翻转，有效时钟信号的控制下，触发器的输出状态发生翻转，这样便形成了这样便形成了 触发器

39、。触发器。T5.3.5 触发器逻辑功能的转换触发器逻辑功能的转换 将将RS触发器、触发器、JK触发器、触发器、T触发器的逻辑功能进触发器的逻辑功能进行比较可以发现，行比较可以发现，JK触发器的逻辑功能最强，它触发器的逻辑功能最强，它包含了包含了RS触发器和触发器和T触发器的所有逻辑功能。因触发器的所有逻辑功能。因此在使用此在使用RS触发器或触发器或T触发器的时候，完全可以触发器的时候，完全可以使用使用JK触发器来代替。由于不同逻辑功能的触发触发器来代替。由于不同逻辑功能的触发器可以相互转换逻辑功能，因此市场上生产的触器可以相互转换逻辑功能，因此市场上生产的触发器产品中只有发器产品中只有JK触发

40、器和触发器和D触发器两种。触发器两种。触发器逻辑功能的相互转换步骤：触发器逻辑功能的相互转换步骤：1. 写出特性方程写出特性方程 分别写出已知触发器和待求触发器的特性方程，分别写出已知触发器和待求触发器的特性方程，并利用逻辑代数的公式或定理将待求触发器的特并利用逻辑代数的公式或定理将待求触发器的特性方程进行形式变换，使之与已知触发器特性方性方程进行形式变换，使之与已知触发器特性方程的形式相一致。程的形式相一致。2. 求转换逻辑求转换逻辑 如果两个方程的变量相同、系数相等，则这两个如果两个方程的变量相同、系数相等，则这两个方程一定相等。按照这个的原则，比较已知触发方程一定相等。按照这个的原则，比

41、较已知触发器和待求触发器特性方程的表现形式，求出转换器和待求触发器特性方程的表现形式，求出转换逻辑。逻辑。3. 画电路图画电路图 根据求出的转换逻辑，画出逻辑电路的连接图。根据求出的转换逻辑，画出逻辑电路的连接图。【例【例5-5】 试将下降沿触发的试将下降沿触发的JK触发器转换为触发器转换为D触触发器。发器。 1nnnQJQK Q1nQD1() )()()nnnnnQDD QQD QD Q JDKD 5.4 触发器的电气特性触发器的电气特性5.4.1 触发器的静态特性触发器的静态特性1. CMOS触发器的静态特性触发器的静态特性 在在CMOS触发器中，由于集成电路内部的输入端和输触发器中，由于

42、集成电路内部的输入端和输出端都设置了出端都设置了CMOS反相器作为缓冲级，所以反相器作为缓冲级，所以CMOS触发器和触发器和CMOS反相器的输入特性和输出特性是一样反相器的输入特性和输出特性是一样的。因此，对于的。因此，对于CMOS反相器静态特性的分析，也适反相器静态特性的分析，也适用于用于CMOS触发器。触发器。2. TTL触发器的静态特性触发器的静态特性 TTL触发器的输入级、输出级电路和触发器的输入级、输出级电路和TTL反相器没有反相器没有本质区别，因此，在本质区别，因此，在TTL反相器中介绍的输入特性和反相器中介绍的输入特性和输出特性及相关的概念，对于输出特性及相关的概念，对于TTL触

43、发器也是适用的。触发器也是适用的。5.4.2 触发器的动态特性触发器的动态特性动态特性的基本概念动态特性的基本概念（1）建立时间）建立时间 在有些时钟触发器中，输入信号必须先于时在有些时钟触发器中，输入信号必须先于时钟信号钟信号CLK建立起来，电路才能可靠地翻转。建立起来，电路才能可靠地翻转。输入信号先于输入信号先于CLK动作沿到达的时间称为建立动作沿到达的时间称为建立时间，用时间，用 表示。表示。（2）保持时间）保持时间 为了保证触发器的输出能够可靠地翻转，输为了保证触发器的输出能够可靠地翻转，输入信号的状态在入信号的状态在CLK动作沿到来后还必须保持动作沿到来后还必须保持足够长的时间不变，

44、这一段时间称为保持时间，足够长的时间不变，这一段时间称为保持时间，用用 表示。表示。 settht（3）传输延迟时间）传输延迟时间 从输入信号到达起，到触发器输出端新状态稳定从输入信号到达起，到触发器输出端新状态稳定地建立起来为止，所经历过的时间称为传输延迟地建立起来为止，所经历过的时间称为传输延迟时间。输出端由高电平变为低电平的传输延迟时时间。输出端由高电平变为低电平的传输延迟时间用间用 表示，输出端由低电平变为高电平的传表示，输出端由低电平变为高电平的传输延迟时间用输延迟时间用 表示。表示。（4）最高时钟频率）最高时钟频率 由于时钟触发器中每一级门电路都有传输延迟，由于时钟触发器中每一级门

45、电路都有传输延迟，因此电路状态的改变总是需要一定的时间，当时因此电路状态的改变总是需要一定的时间，当时钟信号的频率升高到一定程度之后，触发器就来钟信号的频率升高到一定程度之后，触发器就来不及翻转了。为了保证触发器能够正常的翻转，不及翻转了。为了保证触发器能够正常的翻转，时钟信号的频率有一个上限值，这个上限值就是时钟信号的频率有一个上限值，这个上限值就是触发器的最高频率，用触发器的最高频率，用 表示。表示。PHLtPLHtmaxf2. 同步同步RS触发器的动态特性触发器的动态特性 若同步若同步RS触发器的全部用与非门组成，为保证由触发器的全部用与非门组成，为保证由G1、G2组成的基本组成的基本R

46、S触发器能够可靠翻转，要求触发器能够可靠翻转，要求输入信号输入信号R（或（或S）和）和CLK同时为高电平的时间应同时为高电平的时间应大于大于2倍的与非门平均传输延迟时间倍的与非门平均传输延迟时间 。 从从S和和CLK（或或R和和CLK）同时变为高电平开始，）同时变为高电平开始，到输出端新的状态稳定地建立起来为止，所经过到输出端新的状态稳定地建立起来为止，所经过的时间为同步的时间为同步RS触发器的传输延迟时间，从同步触发器的传输延迟时间，从同步RS触发器的工作原理可知，它的触发器的工作原理可知，它的 =2 ， =3 。pdtPLHtpdtPHLtpdt3. 主从主从JK触发器的动态特性触发器的动

47、态特性 主从主从JK触发器的动作过程分两步进行，先是在触发器的动作过程分两步进行，先是在CLK=1期间，主触发器按照输入信号期间，主触发器按照输入信号J、K的状态的状态进行翻转，当进行翻转，当CLK由由1跳变为跳变为0时，从触发器再按时，从触发器再按主触发器的状态进行翻转，使触发器的输出状态主触发器的状态进行翻转，使触发器的输出状态发生改变。为了避免发生改变。为了避免CLK由由1跳变为跳变为0时主触发器时主触发器的状态与的状态与J、K的状态不符，通常应使的状态不符，通常应使J、K的状态的状态在在CLK=1期间保持不变。期间保持不变。 由于主触发器是一个同步由于主触发器是一个同步RS触发器，为了

48、保证从触发器，为了保证从触发器在触发器在CLK由由1跳变到跳变到0时能可靠地翻转，时能可靠地翻转，J、K的状态应在的状态应在CLK下降沿到达之前下降沿到达之前2 时间建立起时间建立起来，并保持到来，并保持到CLK下降沿到达以前，因此，下降沿到达以前，因此， 2 。 为了避免为了避免CLK下降沿到达时产生竞争现象，必须下降沿到达时产生竞争现象，必须保证保证J、K的状态在的状态在CLK变为变为0以后才能够改变，以后才能够改变，即输入信号的保持时间应大于即输入信号的保持时间应大于CLK的下降时间。的下降时间。 如果从如果从CLK下降沿开始到输出端新的状态稳定地下降沿开始到输出端新的状态稳定地建立起来

49、的这段时间称为传输延迟时间，则有建立起来的这段时间称为传输延迟时间，则有 =3 ， =4 。时钟信号的最小周期应大于。时钟信号的最小周期应大于7 ，即最高时钟频率，即最高时钟频率 1/7 。pdtsettpdtPLHtpdtPHLtpdtpdtmaxfpdt5.5 用用Multisim 10测试触发器功能测试触发器功能基本基本RS触发器功能测试触发器功能测试或非门基本或非门基本RS触发器仿真电路图触发器仿真电路图 R=1、S=0时的仿真结果时的仿真结果R=1、S=1时的仿真结果时的仿真结果 R=1、S=1同时消失后的波形图同时消失后的波形图 2. D触发器功能测试触发器功能测试74LS74仿真

50、电路仿真电路1 仿真电路仿真电路1的仿真结果的仿真结果 74LS74仿真电路仿真电路2 仿真电路仿真电路2的仿真结果的仿真结果3. JK触发器功能测试触发器功能测试74LS112仿真电路图仿真电路图 74LS112仿真结果图仿真结果图174LS112仿真结果图仿真结果图2 5.6 触发器的触发器的VHDL描述及其仿真描述及其仿真JK触发器的触发器的VHDL描述描述 在编写在编写JK触发器的触发器的VHDL程序时，需要确定程序时，需要确定JK触触发器的输入端和输出端，在这里定义了异步置发器的输入端和输出端，在这里定义了异步置0输输入端入端CLR、异步置、异步置1输入端输入端PR、时钟信号、时钟信号CLK、输入信号输入信号J和和K、输出、输出Q和和QN，其中，其中Q、QN表示表示触发器的输出触发器的输出Q、 ，CLR和和PR为低电平有效信为低电平有效信号。用号。用VHDL描述上升沿触发的边沿描述上升沿触发的边沿JK触发器的触发器的程序如下：程序如下：Q Library IEEE; Use IEEE.std_logic_1164.all; entity JKUPFF isport( PR